JPH05191272A - カウンタ回路およびその応用回路 - Google Patents
カウンタ回路およびその応用回路Info
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- JPH05191272A JPH05191272A JP4209991A JP20999192A JPH05191272A JP H05191272 A JPH05191272 A JP H05191272A JP 4209991 A JP4209991 A JP 4209991A JP 20999192 A JP20999192 A JP 20999192A JP H05191272 A JPH05191272 A JP H05191272A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
- H03K23/54—Ring counters, i.e. feedback shift register counters
- H03K23/542—Ring counters, i.e. feedback shift register counters with crossed-couplings, i.e. Johnson counters
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Manipulation Of Pulses (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明は、ジョンソンカウンタを用いたカウ
ンタ回路とその応用回路に関し、ジョンソンカウンタの
最大動作周波数を高め、ひいては高速動作の実現を図る
ことを目的とする。 【構成】 それぞれクロック信号CLK を同時に入力する
複数個のフリップフロップ FF1〜FFn が縦続接続されて
成る差動入力タイプのジョンソンカウンタJCと、各フリ
ップフロップの出力端の信号と前記クロック信号との論
理和を生成するゲート手段GTとを具備し、前記ジョンソ
ンカウンタは、前記クロック信号および各フリップフロ
ップの出力端の信号が前記ゲート手段に入力されるタイ
ミングを調整するバッファ手段Ｇ0,Ｇ1 〜Ｇn を有し、
各フリップフロップの差動信号出力の動作振幅レベルを
他の回路の出力よりも小さく設定するように構成する。
ンタ回路とその応用回路に関し、ジョンソンカウンタの
最大動作周波数を高め、ひいては高速動作の実現を図る
ことを目的とする。 【構成】 それぞれクロック信号CLK を同時に入力する
複数個のフリップフロップ FF1〜FFn が縦続接続されて
成る差動入力タイプのジョンソンカウンタJCと、各フリ
ップフロップの出力端の信号と前記クロック信号との論
理和を生成するゲート手段GTとを具備し、前記ジョンソ
ンカウンタは、前記クロック信号および各フリップフロ
ップの出力端の信号が前記ゲート手段に入力されるタイ
ミングを調整するバッファ手段Ｇ0,Ｇ1 〜Ｇn を有し、
各フリップフロップの差動信号出力の動作振幅レベルを
他の回路の出力よりも小さく設定するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、カウンタ回路に係り、
特に、ジョンソンカウンタを用いたカウンタ回路とその
応用回路に関する。本発明によるカウンタ回路とその応
用回路は、シリアルデータ列を複数ビットのパラレルデ
ータに変換したり、或いはその逆に複数ビットのパラレ
ルデータをシリアルデータ列に変換する動作をしばしば
必要とする種々のディジタル応用回路に利用され得る。
特に、ジョンソンカウンタを用いたカウンタ回路とその
応用回路に関する。本発明によるカウンタ回路とその応
用回路は、シリアルデータ列を複数ビットのパラレルデ
ータに変換したり、或いはその逆に複数ビットのパラレ
ルデータをシリアルデータ列に変換する動作をしばしば
必要とする種々のディジタル応用回路に利用され得る。
【０００２】近年、各種のディジタル応用装置あるいは
システムの高速化の要求に伴い、高速で信号処理を行え
る集積回路（ＩＣ）が要求されている。このため、ＩＣ
内部においても信号処理を高速に行う必要がある。
システムの高速化の要求に伴い、高速で信号処理を行え
る集積回路（ＩＣ）が要求されている。このため、ＩＣ
内部においても信号処理を高速に行う必要がある。
【０００３】
【従来の技術】図27に従来形の一例としての１／16分周
回路の構成が示され、図28にはその動作タイミングが示
される。図27の回路は、４個のフリップフロップFF1 〜
FF4 から成り、初段のフリップフロップFF1 のクロック
入力端Ｃにクロック信号CLK を入力し、以降順次、前段
のフリップフロップの出力端Ｑの信号を当該フリップフ
ロップのクロック入力端Ｃに入力し、最終段のフリップ
フロップFF4 の出力端Ｑより１／16分周信号を得るよう
になっている。つまり、図28の動作タイミング図に示さ
れるように、クロック信号CLK を印加してから１／16分
周信号を得るまでに、フリップフロップ４段分の動作遅
延時間ｔ4Fを必要とする。
回路の構成が示され、図28にはその動作タイミングが示
される。図27の回路は、４個のフリップフロップFF1 〜
FF4 から成り、初段のフリップフロップFF1 のクロック
入力端Ｃにクロック信号CLK を入力し、以降順次、前段
のフリップフロップの出力端Ｑの信号を当該フリップフ
ロップのクロック入力端Ｃに入力し、最終段のフリップ
フロップFF4 の出力端Ｑより１／16分周信号を得るよう
になっている。つまり、図28の動作タイミング図に示さ
れるように、クロック信号CLK を印加してから１／16分
周信号を得るまでに、フリップフロップ４段分の動作遅
延時間ｔ4Fを必要とする。
【０００４】図29に従来形の他の例としての１／16分周
回路の構成が示され、図30にはその動作タイミングが示
される。図29の回路は、縦続接続された８個のフリップ
フロップFF1 〜FF8 から成るジョンソンカウンタの形態
を有しており、各フリップフロップのクロック入力端Ｃ
にクロック信号CLK を同時に入力し、最終段のフリップ
フロップFF8 の出力端Ｑより１／16分周信号を得るよう
になっている。この構成では、図30の動作タイミング図
に示されるように、クロック信号CLK を印加してから１
／16分周信号を得るまでに、フリップフロップ１段分の
動作遅延時間ｔF を必要とするだけでよいが、フリップ
フロップの数は８個も必要とする。
回路の構成が示され、図30にはその動作タイミングが示
される。図29の回路は、縦続接続された８個のフリップ
フロップFF1 〜FF8 から成るジョンソンカウンタの形態
を有しており、各フリップフロップのクロック入力端Ｃ
にクロック信号CLK を同時に入力し、最終段のフリップ
フロップFF8 の出力端Ｑより１／16分周信号を得るよう
になっている。この構成では、図30の動作タイミング図
に示されるように、クロック信号CLK を印加してから１
／16分周信号を得るまでに、フリップフロップ１段分の
動作遅延時間ｔF を必要とするだけでよいが、フリップ
フロップの数は８個も必要とする。
【０００５】図31には従来形の一例としての分周信号生
成回路の構成が示され、図32にはその動作タイミングが
示される。図示の分周信号生成回路10b は、図29の１／
16分周回路に加えて、該回路の全フリップフロップFF1
〜FF8 の各出力端Ｑの信号とクロック信号CLK との論理
和を生成してその結果をデータ・ロード・パルスDLP と
して出力するオアゲートLGを備えている。この構成で
は、図32の動作タイミング図に示されるように、クロッ
ク信号CLK を印加してからデータ・ロード・パルスDLP
を得るまでに、ゲート１段分の動作遅延時間ｔG のみを
必要とするが、フリップフロップの数は８個も必要とす
る。
成回路の構成が示され、図32にはその動作タイミングが
示される。図示の分周信号生成回路10b は、図29の１／
16分周回路に加えて、該回路の全フリップフロップFF1
〜FF8 の各出力端Ｑの信号とクロック信号CLK との論理
和を生成してその結果をデータ・ロード・パルスDLP と
して出力するオアゲートLGを備えている。この構成で
は、図32の動作タイミング図に示されるように、クロッ
ク信号CLK を印加してからデータ・ロード・パルスDLP
を得るまでに、ゲート１段分の動作遅延時間ｔG のみを
必要とするが、フリップフロップの数は８個も必要とす
る。
【０００６】図33には従来形の一例としての16ビットデ
ータ・デマルチプレクサ回路の構成が示され、図34には
その動作タイミングが示される。図示のデータ・デマル
チプレクサ回路は、図31の分周信号生成回路10b と、ク
ロック信号CLK に応答して遅延クロック信号DCLKを生成
する遅延回路DLY と、16個のフリップフロップFF101 〜
FF116 をシリアルに接続したシリアル／パラレル変換回
路と、該変換回路の各出力を分周信号生成回路10b から
のデータ・ロード・パルスDLP に応答してそれぞれラッ
チし且つパラレルデータOUT16 〜OUT1として出力する16
個のフリップフロップFF201 〜FF216 を有するラッチ回
路とを備えている。ここで、遅延回路DLY は、クロック
信号CLK をゲートの段数に相当する所定の遅延時間だけ
遅らせて遅延クロック信号DCLKを出力する機能を有し、
分周信号生成回路10b は、ラッチ回路の全てのフリップ
フロップFF201 〜FF216 にデータがセットされた後の適
当なタイミングでデータ・ロード・パルスDLP を出力す
る機能を有している。すなわち、上記シリアル／パラレ
ル変換回路は、遅延クロック信号DCLKに応答してシリア
ルデータ列Ｄを順次取り込み、ラッチ回路の全てのフリ
ップフロップにデータがセットされると、データ・ロー
ド・パルスDLPに応答してパラレルデータOUT1〜OUT16
を出力すると共に、次の16ビットのデータが送られてく
るまでこのデータをラッチする。この技術の一例につい
ては、例えば特開平３−２２７１２号に示されている。
ータ・デマルチプレクサ回路の構成が示され、図34には
その動作タイミングが示される。図示のデータ・デマル
チプレクサ回路は、図31の分周信号生成回路10b と、ク
ロック信号CLK に応答して遅延クロック信号DCLKを生成
する遅延回路DLY と、16個のフリップフロップFF101 〜
FF116 をシリアルに接続したシリアル／パラレル変換回
路と、該変換回路の各出力を分周信号生成回路10b から
のデータ・ロード・パルスDLP に応答してそれぞれラッ
チし且つパラレルデータOUT16 〜OUT1として出力する16
個のフリップフロップFF201 〜FF216 を有するラッチ回
路とを備えている。ここで、遅延回路DLY は、クロック
信号CLK をゲートの段数に相当する所定の遅延時間だけ
遅らせて遅延クロック信号DCLKを出力する機能を有し、
分周信号生成回路10b は、ラッチ回路の全てのフリップ
フロップFF201 〜FF216 にデータがセットされた後の適
当なタイミングでデータ・ロード・パルスDLP を出力す
る機能を有している。すなわち、上記シリアル／パラレ
ル変換回路は、遅延クロック信号DCLKに応答してシリア
ルデータ列Ｄを順次取り込み、ラッチ回路の全てのフリ
ップフロップにデータがセットされると、データ・ロー
ド・パルスDLPに応答してパラレルデータOUT1〜OUT16
を出力すると共に、次の16ビットのデータが送られてく
るまでこのデータをラッチする。この技術の一例につい
ては、例えば特開平３−２２７１２号に示されている。
【０００７】図35には従来形の一例としての16ビットデ
ータ・マルチプレクサ回路の構成が示され、図36にはそ
の動作タイミングが示される。図示のデータ・マルチプ
レクサ回路は、図31の分周信号生成回路10b と、クロッ
ク信号CLK に応答して遅延クロック信号DCLKを生成する
遅延回路DLY と、16個のセレクタSEL1〜SEL16 と16個の
フリップフロップFF301 〜FF316 を順次交互に接続して
成るパラレル／シリアル変換回路とを備えている。遅延
回路DLY は、クロック信号CLK をゲートの段数に相当す
る所定の遅延時間だけ遅らせて遅延クロック信号DCLKを
出力する機能を有し、分周信号生成回路10b は、上記16
個のセレクタSEL1〜SEL16 から新しい16ビットのデータ
を取り込む時にデータ・ロード・パルスDLP を出力する
機能を有している。すなわち、上記パラレル／シリアル
変換回路は、セレクタSEL1〜SEL16 から16ビットのデー
タをデータ・ロード・パルスDLP に応答して取り込んだ
後、遅延クロック信号DCLKに応答して16ビットのパラレ
ルデータを１ビットずつシリアルデータ列OUT として出
力する。
ータ・マルチプレクサ回路の構成が示され、図36にはそ
の動作タイミングが示される。図示のデータ・マルチプ
レクサ回路は、図31の分周信号生成回路10b と、クロッ
ク信号CLK に応答して遅延クロック信号DCLKを生成する
遅延回路DLY と、16個のセレクタSEL1〜SEL16 と16個の
フリップフロップFF301 〜FF316 を順次交互に接続して
成るパラレル／シリアル変換回路とを備えている。遅延
回路DLY は、クロック信号CLK をゲートの段数に相当す
る所定の遅延時間だけ遅らせて遅延クロック信号DCLKを
出力する機能を有し、分周信号生成回路10b は、上記16
個のセレクタSEL1〜SEL16 から新しい16ビットのデータ
を取り込む時にデータ・ロード・パルスDLP を出力する
機能を有している。すなわち、上記パラレル／シリアル
変換回路は、セレクタSEL1〜SEL16 から16ビットのデー
タをデータ・ロード・パルスDLP に応答して取り込んだ
後、遅延クロック信号DCLKに応答して16ビットのパラレ
ルデータを１ビットずつシリアルデータ列OUT として出
力する。
【０００８】
【発明が解決しようとする課題】上述した図27の従来構
成では、クロック信号CLK が入力されてからフリップフ
ロップを４段(FF1〜FF4)通過しないと１／16分周信号を
得ることができず、フリップフロップ４段分の動作遅延
時間ｔ4Fを必要とする。そのため、動作スピードの点で
問題がある。
成では、クロック信号CLK が入力されてからフリップフ
ロップを４段(FF1〜FF4)通過しないと１／16分周信号を
得ることができず、フリップフロップ４段分の動作遅延
時間ｔ4Fを必要とする。そのため、動作スピードの点で
問題がある。
【０００９】また、フリップフロップを縦続接続しただ
けの構成となっているので、そのフリップフロップの使
用個数に応じて分周比が固定化されるという問題もあ
る。これは、その周波数が規定されることに起因してそ
の利用性もしくは応用面で制限が加わることになり、好
ましくない。図29の従来構成では、図27の場合と比べて
フリップフロップ１段を通過するだけで１／16分周信号
を得ることができるが、フリップフロップの使用個数が
相対的に多い分だけ回路構成が複雑になるという問題が
ある。
けの構成となっているので、そのフリップフロップの使
用個数に応じて分周比が固定化されるという問題もあ
る。これは、その周波数が規定されることに起因してそ
の利用性もしくは応用面で制限が加わることになり、好
ましくない。図29の従来構成では、図27の場合と比べて
フリップフロップ１段を通過するだけで１／16分周信号
を得ることができるが、フリップフロップの使用個数が
相対的に多い分だけ回路構成が複雑になるという問題が
ある。
【００１０】さらに、このような問題点を包含している
カウンタ回路（１／16分周回路）を利用した図31の分周
信号生成回路10b や、該分周信号生成回路を応用した図
33のデータ・デマルチプレクサ回路および図35のデータ
・マルチプレクサ回路においても、同様の問題が存在し
ている。また、図31に示すようにＯＲ論理をとるジョン
ソンカウンタを用いた従来の回路構成においては、ＯＲ
論理部（図示の例ではオアゲートLG）に入力される各信
号、すなわち、各フリップフロップFF1 〜FF8 の出力端
Ｑの信号およびクロック信号CLK は、オアゲートLGの内
部の基準レベルとの間で論理をとるために、十分なレベ
ルの入力振幅を必要とする。この場合、フリップフロッ
プの動作遅延時間は入力振幅の大きさに依存するため、
入力信号の動作振幅が大きくなると、それに応じてフリ
ップフロップの動作遅延時間が長くなる。このため、ジ
ョンソンカウンタの最大動作周波数が低くなり、ひいて
は回路全体としての動作スピードが損なわれるといった
問題がある。
カウンタ回路（１／16分周回路）を利用した図31の分周
信号生成回路10b や、該分周信号生成回路を応用した図
33のデータ・デマルチプレクサ回路および図35のデータ
・マルチプレクサ回路においても、同様の問題が存在し
ている。また、図31に示すようにＯＲ論理をとるジョン
ソンカウンタを用いた従来の回路構成においては、ＯＲ
論理部（図示の例ではオアゲートLG）に入力される各信
号、すなわち、各フリップフロップFF1 〜FF8 の出力端
Ｑの信号およびクロック信号CLK は、オアゲートLGの内
部の基準レベルとの間で論理をとるために、十分なレベ
ルの入力振幅を必要とする。この場合、フリップフロッ
プの動作遅延時間は入力振幅の大きさに依存するため、
入力信号の動作振幅が大きくなると、それに応じてフリ
ップフロップの動作遅延時間が長くなる。このため、ジ
ョンソンカウンタの最大動作周波数が低くなり、ひいて
は回路全体としての動作スピードが損なわれるといった
問題がある。
【００１１】本発明の目的は、かかる従来技術における
課題に鑑み、比較的簡易な構成で、任意の分周比の信号
を高速に得ることができるカウンタ回路およびその応用
回路を提供することにある。本発明の他の目的は、ジョ
ンソンカウンタを用いたカウンタ回路およびその応用回
路において該ジョンソンカウンタの最大動作周波数を高
め、ひいては高速動作の実現を図ることにある。
課題に鑑み、比較的簡易な構成で、任意の分周比の信号
を高速に得ることができるカウンタ回路およびその応用
回路を提供することにある。本発明の他の目的は、ジョ
ンソンカウンタを用いたカウンタ回路およびその応用回
路において該ジョンソンカウンタの最大動作周波数を高
め、ひいては高速動作の実現を図ることにある。
【００１２】
【課題を解決するための手段】本発明の第１の形態によ
れば、図１の原理構成図に示されるように、ｍ段のジョ
ンソンカウンタ JC1〜JCm を具備するカウンタ回路であ
って、各ジョンソンカウンタはそれぞれクロック入力端
Ｃにクロック信号CLK を入力する複数個のフリップフロ
ップFF11〜FF1N1,FF21〜FF2N2,……, FFm1〜FFmNm が縦
続接続されて成り、（ｋ−１）段目のジョンソンカウン
タのフリップフロップの各出力端Ｑの信号をｋ段目以上
の各ジョンソンカウンタのフリップフロップの各クロッ
ク入力端Ｃに同時に入力するようにしたことを特徴とす
るカウンタ回路が提供される。
れば、図１の原理構成図に示されるように、ｍ段のジョ
ンソンカウンタ JC1〜JCm を具備するカウンタ回路であ
って、各ジョンソンカウンタはそれぞれクロック入力端
Ｃにクロック信号CLK を入力する複数個のフリップフロ
ップFF11〜FF1N1,FF21〜FF2N2,……, FFm1〜FFmNm が縦
続接続されて成り、（ｋ−１）段目のジョンソンカウン
タのフリップフロップの各出力端Ｑの信号をｋ段目以上
の各ジョンソンカウンタのフリップフロップの各クロッ
ク入力端Ｃに同時に入力するようにしたことを特徴とす
るカウンタ回路が提供される。
【００１３】また、本発明の第２の形態によれば、図２
の原理構成図に示されるように、図１に示すカウンタ回
路と、該カウンタ回路の全フリップフロップの各出力端
Ｑの信号と前記クロック信号CLK との論理和を生成して
その結果を第ｍの信号DLP として出力する論理ゲートLG
とを具備することを特徴とする分周信号生成回路が提供
される。
の原理構成図に示されるように、図１に示すカウンタ回
路と、該カウンタ回路の全フリップフロップの各出力端
Ｑの信号と前記クロック信号CLK との論理和を生成して
その結果を第ｍの信号DLP として出力する論理ゲートLG
とを具備することを特徴とする分周信号生成回路が提供
される。
【００１４】本発明の第３の形態によれば、図３の原理
構成図に示されるように、ｍ段のジョンソンカウンタJC
C1〜JCCmと各ジョンソンカウンタの間に接続された（ｍ
−１）個の論理ゲート LG1〜LGm-1 を具備するカウンタ
回路であって、各ジョンソンカウンタはそれぞれ複数個
のフリップフロップFF11〜FF1N1,FF21〜FF2N2,……, FF
m1〜FFmNm が縦続接続されて成り、１段目のジョンソン
カウンタのフリップフロップの各クロック入力端Ｃにク
ロック信号CLK を同時に入力し、１番目の論理ゲートLG
1 で該クロック信号と１段目のジョンソンカウンタのフ
リップフロップの各出力端Ｑの信号との論理和を生成し
てその結果を第１の信号Ｓ1 とし、該第１の信号を２段
目のジョンソンカウンタのフリップフロップの各クロッ
ク入力端Ｃに同時に入力し、２番目の論理ゲートLG2 で
該第１の信号と２段目のジョンソンカウンタのフリップ
フロップの各出力端Ｑの信号との論理和を生成してその
結果を第２の信号Ｓ2 とし、以降同様にして、第（ｍ−
１）の信号Ｓm-1 をｍ段目のジョンソンカウンタのフリ
ップフロップの各クロック入力端Ｃに同時に入力するよ
うにしたことを特徴とするカウンタ回路が提供される。
構成図に示されるように、ｍ段のジョンソンカウンタJC
C1〜JCCmと各ジョンソンカウンタの間に接続された（ｍ
−１）個の論理ゲート LG1〜LGm-1 を具備するカウンタ
回路であって、各ジョンソンカウンタはそれぞれ複数個
のフリップフロップFF11〜FF1N1,FF21〜FF2N2,……, FF
m1〜FFmNm が縦続接続されて成り、１段目のジョンソン
カウンタのフリップフロップの各クロック入力端Ｃにク
ロック信号CLK を同時に入力し、１番目の論理ゲートLG
1 で該クロック信号と１段目のジョンソンカウンタのフ
リップフロップの各出力端Ｑの信号との論理和を生成し
てその結果を第１の信号Ｓ1 とし、該第１の信号を２段
目のジョンソンカウンタのフリップフロップの各クロッ
ク入力端Ｃに同時に入力し、２番目の論理ゲートLG2 で
該第１の信号と２段目のジョンソンカウンタのフリップ
フロップの各出力端Ｑの信号との論理和を生成してその
結果を第２の信号Ｓ2 とし、以降同様にして、第（ｍ−
１）の信号Ｓm-1 をｍ段目のジョンソンカウンタのフリ
ップフロップの各クロック入力端Ｃに同時に入力するよ
うにしたことを特徴とするカウンタ回路が提供される。
【００１５】また、本発明の第４の形態によれば、図４
の原理構成図に示されるように、図３に示すカウンタ回
路と、該カウンタ回路のｍ段目のジョンソンカウンタJC
Cmのフリップフロップの各出力端Ｑの信号と前記第（ｍ
−１）の信号Ｓm-1 との論理和を生成してその結果を第
ｍの信号Ｓm(DLP)として出力する論理ゲートLGm とを具
備することを特徴とする分周信号生成回路が提供され
る。
の原理構成図に示されるように、図３に示すカウンタ回
路と、該カウンタ回路のｍ段目のジョンソンカウンタJC
Cmのフリップフロップの各出力端Ｑの信号と前記第（ｍ
−１）の信号Ｓm-1 との論理和を生成してその結果を第
ｍの信号Ｓm(DLP)として出力する論理ゲートLGm とを具
備することを特徴とする分周信号生成回路が提供され
る。
【００１６】本発明の第５の形態によれば、図５の原理
構成図に示されるように、図２または図４に示す分周信
号生成回路10,20 と、前記クロック信号CLK に応答して
シリアルデータSDを取り込み複数ビットのパラレルデー
タPDに変換する手段11と、前記分周信号生成回路から出
力された前記第ｍの信号DLP に応答して前記パラレルデ
ータをラッチし且つ出力する手段12とを具備することを
特徴とするデータ変換回路が提供される。
構成図に示されるように、図２または図４に示す分周信
号生成回路10,20 と、前記クロック信号CLK に応答して
シリアルデータSDを取り込み複数ビットのパラレルデー
タPDに変換する手段11と、前記分周信号生成回路から出
力された前記第ｍの信号DLP に応答して前記パラレルデ
ータをラッチし且つ出力する手段12とを具備することを
特徴とするデータ変換回路が提供される。
【００１７】また、本発明の第６の形態によれば、図６
の原理構成図に示されるように、図２または図４に示す
分周信号生成回路10,20 と、該分周信号生成回路から出
力された前記第ｍの信号DLP に応答して複数ビットのパ
ラレルデータPDを取りこみ、前記クロック信号CLK に応
答して該パラレルデータをシリアルデータSDに変換し出
力する手段13とを具備することを特徴とするデータ変換
回路が提供される。
の原理構成図に示されるように、図２または図４に示す
分周信号生成回路10,20 と、該分周信号生成回路から出
力された前記第ｍの信号DLP に応答して複数ビットのパ
ラレルデータPDを取りこみ、前記クロック信号CLK に応
答して該パラレルデータをシリアルデータSDに変換し出
力する手段13とを具備することを特徴とするデータ変換
回路が提供される。
【００１８】さらに、本発明の第７の形態によれば、図
７の原理構成図に示されるように、各クロック入力端Ｃ
にそれぞれクロック信号CLK を同時に入力する複数個の
フリップフロップ FF1〜FFn が縦続接続されて成るジョ
ンソンカウンタJCと、該ジョンソンカウンタの各フリッ
プフロップの出力端Ｑ,QX の信号と前記クロック信号と
の論理和を生成するゲート手段GTとを具備し、前記ジョ
ンソンカウンタは、前記クロック信号および前記各フリ
ップフロップの出力端の信号が前記ゲート手段に入力さ
れるタイミングを調整するバッファ手段Ｇ0,Ｇ1 〜Ｇn
を有し、最終段のフリップフロップFFn の非反転出力お
よび反転出力をそれぞれ初段のフリップフロップFF1 の
データ反転入力端およびデータ非反転入力端に入力する
と共に、各フリップフロップの差動信号出力の動作振幅
レベルを他の回路の出力よりも小さく設定したことを特
徴とするカウンタ回路が提供される。
７の原理構成図に示されるように、各クロック入力端Ｃ
にそれぞれクロック信号CLK を同時に入力する複数個の
フリップフロップ FF1〜FFn が縦続接続されて成るジョ
ンソンカウンタJCと、該ジョンソンカウンタの各フリッ
プフロップの出力端Ｑ,QX の信号と前記クロック信号と
の論理和を生成するゲート手段GTとを具備し、前記ジョ
ンソンカウンタは、前記クロック信号および前記各フリ
ップフロップの出力端の信号が前記ゲート手段に入力さ
れるタイミングを調整するバッファ手段Ｇ0,Ｇ1 〜Ｇn
を有し、最終段のフリップフロップFFn の非反転出力お
よび反転出力をそれぞれ初段のフリップフロップFF1 の
データ反転入力端およびデータ非反転入力端に入力する
と共に、各フリップフロップの差動信号出力の動作振幅
レベルを他の回路の出力よりも小さく設定したことを特
徴とするカウンタ回路が提供される。
【００１９】
【作用】本発明の第１の形態（図１）と第３の形態（図
３）によれば、分周比は以下の式(1) で表される。 １／｛２・（Ｎ1)｝×１／｛２・（Ｎ2)｝×１／｛２・（Ｎ3)｝ ×……………×１／｛２・（Ｎm)｝……………………………(1) ただし、Ｎm はｍ段目のジョンソンカウンタJCm(または
JCCm) のフリップフロップの個数を示し、ｍは２より大
きい整数（ｍ≧２）を表す。式(1) から明らかなよう
に、各段のジョンソンカウンタのフリップフロップの個
数Ｎ1,Ｎ2,………,Ｎm を適宜選定することにより、分
周比を任意に選択することができる。
３）によれば、分周比は以下の式(1) で表される。 １／｛２・（Ｎ1)｝×１／｛２・（Ｎ2)｝×１／｛２・（Ｎ3)｝ ×……………×１／｛２・（Ｎm)｝……………………………(1) ただし、Ｎm はｍ段目のジョンソンカウンタJCm(または
JCCm) のフリップフロップの個数を示し、ｍは２より大
きい整数（ｍ≧２）を表す。式(1) から明らかなよう
に、各段のジョンソンカウンタのフリップフロップの個
数Ｎ1,Ｎ2,………,Ｎm を適宜選定することにより、分
周比を任意に選択することができる。
【００２０】以下の表に分周比の選択例が示される。 表 分周比 Ｎ1 Ｎ2 Ｎ3 Ｎ4 １／２ １ １／４ ２ １／６ ３ １／８ ２ １ ： １／16 ２ ２ ： １／24 ３ ２ ： １／32 ２ ２ １ ： １／64 ２ ２ ２ ： １／128 ２ ２ ２ １ ： １／256 ２ ２ ２ ２ また、本発明の第２の形態（図２）と第４の形態（図
４）によれば、式(1) で示される分周比の出力信号の１
サイクル中に１回だけクロック信号（パルス）を出力す
ることができる。
４）によれば、式(1) で示される分周比の出力信号の１
サイクル中に１回だけクロック信号（パルス）を出力す
ることができる。
【００２１】さらに、本発明の第５の形態（図５）およ
び第６の形態（図６）についても同様に、第２の形態
（図２）または第４の形態（図４）に依存した効果を奏
することができる。また、本発明の第７の形態（図７）
によれば、ジョンソンカウンタJCを構成する各フリップ
フロップFF1 〜FFn の差動信号出力の動作振幅レベルが
他の回路の出力よりも小さく設定されているので、各フ
リップフロップの出力の“Ｌ”レベルから“Ｈ”レベル
への切り換わり、あるいは“Ｈ”レベルから“Ｌ”レベ
ルへの切り換わりを高速に行うことができる。つまり、
各フリップフロップの動作遅延時間が短縮されるので、
ジョンソンカウンタの最大動作周波数を高めることがで
きる。これは、カウンタ回路全体としての高速動作に寄
与する。
び第６の形態（図６）についても同様に、第２の形態
（図２）または第４の形態（図４）に依存した効果を奏
することができる。また、本発明の第７の形態（図７）
によれば、ジョンソンカウンタJCを構成する各フリップ
フロップFF1 〜FFn の差動信号出力の動作振幅レベルが
他の回路の出力よりも小さく設定されているので、各フ
リップフロップの出力の“Ｌ”レベルから“Ｈ”レベル
への切り換わり、あるいは“Ｈ”レベルから“Ｌ”レベ
ルへの切り換わりを高速に行うことができる。つまり、
各フリップフロップの動作遅延時間が短縮されるので、
ジョンソンカウンタの最大動作周波数を高めることがで
きる。これは、カウンタ回路全体としての高速動作に寄
与する。
【００２２】なお、これに関連して、クロック信号CLK
と各フリップフロップの出力端の信号がゲート手段（オ
アゲートGT）に入力されるタイミングを調整するために
バッファゲートＧ0 およびＧ1 〜Ｇn が設けられている
が、このうちバッファゲートＧ1 〜Ｇn は、各フリップ
フロップから出力される小振幅の差動信号を受けて、該
差動信号を、オアゲートGTで論理をとるために必要且つ
十分な振幅レベルまで増幅し出力する機能を有してい
る。バッファゲートＧ0 は位相調整用のゲートとして機
能する。
と各フリップフロップの出力端の信号がゲート手段（オ
アゲートGT）に入力されるタイミングを調整するために
バッファゲートＧ0 およびＧ1 〜Ｇn が設けられている
が、このうちバッファゲートＧ1 〜Ｇn は、各フリップ
フロップから出力される小振幅の差動信号を受けて、該
差動信号を、オアゲートGTで論理をとるために必要且つ
十分な振幅レベルまで増幅し出力する機能を有してい
る。バッファゲートＧ0 は位相調整用のゲートとして機
能する。
【００２３】以下、図７に示すカウンタ回路の動作につ
いて図８の動作タイミング図を参照しながら説明する。
なお、図８においてＴはクロック信号CLK の周期、ｔF
はフリップフロップ１段分の動作遅延時間、ｔG1は各バ
ッファゲートＧ0 〜Ｇn の動作遅延時間、ｔG2はオアゲ
ートGTの動作遅延時間を表している。
いて図８の動作タイミング図を参照しながら説明する。
なお、図８においてＴはクロック信号CLK の周期、ｔF
はフリップフロップ１段分の動作遅延時間、ｔG1は各バ
ッファゲートＧ0 〜Ｇn の動作遅延時間、ｔG2はオアゲ
ートGTの動作遅延時間を表している。
【００２４】まず、初期状態において各フリップフロッ
プFF1 〜FFn の非反転出力Ｑがすべて“Ｌ”レベル（反
転出力QXは“Ｈ”レベル）にあるものとする。この状態
で１番目のクロック信号CLK(1)が入力されると、初段の
フリップフロップFF1 の非反転出力Ｑは、最終段のフリ
ップフロップFFn の反転出力QXを受けて“Ｈ”レベルと
なる。このレベル変化はバッファゲートＧ1 を通して伝
達され、該ゲートＧ1 の出力Ｐ1 が“Ｈ”レベルとなる
タイミングは、入力されたクロック信号CLK の立ち上が
りエッジから（ｔF ＋ｔG1）の遅延時間後である。な
お、フリップフロップFF1 の非反転出力Ｑが“Ｌ”レベ
ルとなった場合にも同様に、ゲートＧ1 の出力Ｐ1 は、
クロック信号CLK(n+1)の立ち上がりエッジから（ｔF ＋
ｔG1）の遅延時間後に“Ｌ”レベルとなる。
プFF1 〜FFn の非反転出力Ｑがすべて“Ｌ”レベル（反
転出力QXは“Ｈ”レベル）にあるものとする。この状態
で１番目のクロック信号CLK(1)が入力されると、初段の
フリップフロップFF1 の非反転出力Ｑは、最終段のフリ
ップフロップFFn の反転出力QXを受けて“Ｈ”レベルと
なる。このレベル変化はバッファゲートＧ1 を通して伝
達され、該ゲートＧ1 の出力Ｐ1 が“Ｈ”レベルとなる
タイミングは、入力されたクロック信号CLK の立ち上が
りエッジから（ｔF ＋ｔG1）の遅延時間後である。な
お、フリップフロップFF1 の非反転出力Ｑが“Ｌ”レベ
ルとなった場合にも同様に、ゲートＧ1 の出力Ｐ1 は、
クロック信号CLK(n+1)の立ち上がりエッジから（ｔF ＋
ｔG1）の遅延時間後に“Ｌ”レベルとなる。
【００２５】１番目のクロック信号CLK(1)が印加された
時点では、まだ他のフリップフロップFF2 〜FFn の非反
転出力Ｑは“Ｌ”レベルのままであるが、１番目のクロ
ック信号CLK(1)が入力された後の時点では、フリップフ
ロップFF1 の非反転出力Ｑが“Ｈ”レベルとなっている
ので、２番目のクロック信号CLK(2)が入力されると、２
段目のフリップフロップFF2 の非反転出力Ｑは“Ｈ”レ
ベルとなる。以下同様にして、最終段のフリップフロッ
プFFn の非反転出力Ｑは、（ｎ−１）番目のクロック信
号CLK(n-1)が入力された時点までは“Ｌ”レベルのまま
であるが、ｎ番目のクロック信号CLK(n)が入力される
と、（ｔF ＋ｔG1）の遅延時間後に“Ｈ”レベルとな
る。また、２ｎ番目のクロック信号CLK(2n) が入力され
ると、フリップフロップFFn の非反転出力Ｑは、（ｔF
＋ｔG1）の遅延時間後に“Ｌ”レベルとなる。この結
果、各フリップフロップFF1 〜FFn の出力Ｑはすべて
“Ｌ”レベルを呈し、初期状態に戻る。
時点では、まだ他のフリップフロップFF2 〜FFn の非反
転出力Ｑは“Ｌ”レベルのままであるが、１番目のクロ
ック信号CLK(1)が入力された後の時点では、フリップフ
ロップFF1 の非反転出力Ｑが“Ｈ”レベルとなっている
ので、２番目のクロック信号CLK(2)が入力されると、２
段目のフリップフロップFF2 の非反転出力Ｑは“Ｈ”レ
ベルとなる。以下同様にして、最終段のフリップフロッ
プFFn の非反転出力Ｑは、（ｎ−１）番目のクロック信
号CLK(n-1)が入力された時点までは“Ｌ”レベルのまま
であるが、ｎ番目のクロック信号CLK(n)が入力される
と、（ｔF ＋ｔG1）の遅延時間後に“Ｈ”レベルとな
る。また、２ｎ番目のクロック信号CLK(2n) が入力され
ると、フリップフロップFFn の非反転出力Ｑは、（ｔF
＋ｔG1）の遅延時間後に“Ｌ”レベルとなる。この結
果、各フリップフロップFF1 〜FFn の出力Ｑはすべて
“Ｌ”レベルを呈し、初期状態に戻る。
【００２６】このように、クロック信号CLK が２ｎ回入
力される毎に１回、全フリップフロップの出力Ｑはすべ
て“Ｌ”レベルを呈する。クロック信号CLK がバッファ
ゲートＧ0 を通ってオアゲートGTに入力される経路につ
いてはクロック信号CLK のエッジがそのまま入力される
が、オアゲートGTの出力は各フリップフロップFF1 〜FF
n の出力との論理をとっているため、クロック信号CLK
のエッジがマスクされている。ただし、各フリップフロ
ップFF1 〜FFn の出力Ｑがすべて“Ｌ”レベルにある時
のみ、バッファゲートＧ0 を通るクロック信号CLK のエ
ッジが有効となる。つまり、クロック信号CLK が２ｎ回
入力される毎に１回、パルス（図８のｔX で示される部
分）が出力される。
力される毎に１回、全フリップフロップの出力Ｑはすべ
て“Ｌ”レベルを呈する。クロック信号CLK がバッファ
ゲートＧ0 を通ってオアゲートGTに入力される経路につ
いてはクロック信号CLK のエッジがそのまま入力される
が、オアゲートGTの出力は各フリップフロップFF1 〜FF
n の出力との論理をとっているため、クロック信号CLK
のエッジがマスクされている。ただし、各フリップフロ
ップFF1 〜FFn の出力Ｑがすべて“Ｌ”レベルにある時
のみ、バッファゲートＧ0 を通るクロック信号CLK のエ
ッジが有効となる。つまり、クロック信号CLK が２ｎ回
入力される毎に１回、パルス（図８のｔX で示される部
分）が出力される。
【００２７】ここで、オアゲートGTの出力端に立ち上が
りおよび立ち下がりのエッジを持つパルス出力が生成さ
れる条件として、そのパルス幅ｔX に余裕があることが
必要である。そのためには、オアゲートGTの出力の立ち
下がり、すなわちその入力信号の立ち下がりが早くなけ
ればならない。この立ち下がりのタイミングは、バッ
ファゲートＧ0 を通るクロック信号CLK の立ち下がりエ
ッジからバッファゲートＧ0 の動作遅延時間（ｔG1）
後、または、クロック信号CLK の立ち上がりエッジか
らフリップフロップFFn の動作遅延時間（ｔF ）＋バッ
ファゲートＧn の動作遅延時間（ｔG1）後のいずれかの
条件により決定される。しかしクロック信号CLK の周波
数が高くなると、オアゲートGTの出力の立ち下がりエッ
ジは、上記の条件で決まってくる。オアゲートGTの出
力のパルス幅ｔX は、図８から以下ように表される。
りおよび立ち下がりのエッジを持つパルス出力が生成さ
れる条件として、そのパルス幅ｔX に余裕があることが
必要である。そのためには、オアゲートGTの出力の立ち
下がり、すなわちその入力信号の立ち下がりが早くなけ
ればならない。この立ち下がりのタイミングは、バッ
ファゲートＧ0 を通るクロック信号CLK の立ち下がりエ
ッジからバッファゲートＧ0 の動作遅延時間（ｔG1）
後、または、クロック信号CLK の立ち上がりエッジか
らフリップフロップFFn の動作遅延時間（ｔF ）＋バッ
ファゲートＧn の動作遅延時間（ｔG1）後のいずれかの
条件により決定される。しかしクロック信号CLK の周波
数が高くなると、オアゲートGTの出力の立ち下がりエッ
ジは、上記の条件で決まってくる。オアゲートGTの出
力のパルス幅ｔX は、図８から以下ように表される。
【００２８】 ｔX ＝（Ｔ＋ｔG1＋ｔG2）−（ｔF ＋ｔG1＋ｔG2） ＝Ｔ−ｔF …………………………………………………………(2) ここでフリップフロップの動作遅延時間ｔF を固有の値
と考えると、クロック信号CLK の周期Ｔが短いほど、す
なわちクロック信号の周波数が高いほど、パルス幅すな
わち時間ｔX に余裕がなくなる。この時間ｔX に余裕が
なくなると、クロック信号CLK のエッジが有効となら
ず、そのためにオアゲートGTの出力に所望のパルスを生
成できなくなる。
と考えると、クロック信号CLK の周期Ｔが短いほど、す
なわちクロック信号の周波数が高いほど、パルス幅すな
わち時間ｔX に余裕がなくなる。この時間ｔX に余裕が
なくなると、クロック信号CLK のエッジが有効となら
ず、そのためにオアゲートGTの出力に所望のパルスを生
成できなくなる。
【００２９】以上のことから、各フリップフロップFF1
〜FFn の動作遅延時間ｔF を小さくすれば、パルス幅す
なわち時間ｔX に余裕をもたせることができ、クロック
信号CLK の周波数が高くなった場合でもオアゲートGTの
出力は正しく出力される。本発明では、この動作遅延時
間ｔF を小さくするために、各フリップフロップFF1 〜
FFn の差動信号出力の動作振幅レベルを他の回路の出力
よりも小さく設定している。これにより、前述したよう
に各フリップフロップの動作速度が上がり、その動作遅
延時間が短縮されて、ジョンソンカウンタの最大動作周
波数を高めることが可能となる。
〜FFn の動作遅延時間ｔF を小さくすれば、パルス幅す
なわち時間ｔX に余裕をもたせることができ、クロック
信号CLK の周波数が高くなった場合でもオアゲートGTの
出力は正しく出力される。本発明では、この動作遅延時
間ｔF を小さくするために、各フリップフロップFF1 〜
FFn の差動信号出力の動作振幅レベルを他の回路の出力
よりも小さく設定している。これにより、前述したよう
に各フリップフロップの動作速度が上がり、その動作遅
延時間が短縮されて、ジョンソンカウンタの最大動作周
波数を高めることが可能となる。
【００３０】なお、本発明の他の構成上の特徴および作
用の詳細については、添付図面を参照しつつ以下に記述
される実施例を用いて説明する。
用の詳細については、添付図面を参照しつつ以下に記述
される実施例を用いて説明する。
【００３１】
【実施例】図９に本発明の第１の形態に対応した一実施
例としての１／16分周回路の構成が示され、図10にはそ
の動作タイミングが示される。本実施例では、２段のジ
ョンソンカウンタJC1 およびJC2 を有し、１段目のジョ
ンソンカウンタJC1 のフリップフロップの接続段数を２
段(FF11,FF12) 、２段目のジョンソンカウンタJC2 のフ
リップフロップの接続段数を２段(FF21,FF22)とし（前
記表においてＮ1 ＝Ｎ2 ＝２に相当）、出力として分周
比１／16の信号を得るようにしている。１段目のジョン
ソンカウンタJC1 の各フリップフロップFF11,FF12 の出
力端Ｑの信号は、２段目のジョンソンカウンタJC2 のオ
アゲートＧ21, Ｇ22を介してフリップフロップFF21,FF
22 の各クロック入力端Ｃに入力され、また、クロック
信号CLK は、１段目のジョンソンカウンタJC1 のフリッ
プフロップFF11,FF12 の各クロック入力端Ｃに入力され
ると共に、２段目のジョンソンカウンタJC2 のオアゲー
トＧ21, Ｇ22を介してフリップフロップFF21,FF22 の各
クロック入力端Ｃに入力されている。
例としての１／16分周回路の構成が示され、図10にはそ
の動作タイミングが示される。本実施例では、２段のジ
ョンソンカウンタJC1 およびJC2 を有し、１段目のジョ
ンソンカウンタJC1 のフリップフロップの接続段数を２
段(FF11,FF12) 、２段目のジョンソンカウンタJC2 のフ
リップフロップの接続段数を２段(FF21,FF22)とし（前
記表においてＮ1 ＝Ｎ2 ＝２に相当）、出力として分周
比１／16の信号を得るようにしている。１段目のジョン
ソンカウンタJC1 の各フリップフロップFF11,FF12 の出
力端Ｑの信号は、２段目のジョンソンカウンタJC2 のオ
アゲートＧ21, Ｇ22を介してフリップフロップFF21,FF
22 の各クロック入力端Ｃに入力され、また、クロック
信号CLK は、１段目のジョンソンカウンタJC1 のフリッ
プフロップFF11,FF12 の各クロック入力端Ｃに入力され
ると共に、２段目のジョンソンカウンタJC2 のオアゲー
トＧ21, Ｇ22を介してフリップフロップFF21,FF22 の各
クロック入力端Ｃに入力されている。
【００３２】なお、図10においてｔF はフリップフロッ
プ１段分の動作遅延時間を表している。本実施例では、
図10の動作タイミング図に示されるように、２段目のジ
ョンソンカウンタJC2 のフリップフロップFF21,FF22 の
各出力端Ｑにおいて１／16分周の信号を得ることができ
る。従来形（図27）の場合と比較して、フリップフロッ
プの使用個数が同じ４個であっても、従来形の場合には
フリップフロップを４段分(FF1〜FF4)通過しなければ１
／16分周の信号を得ることができなかったのに比べ（図
28の動作遅延時間ｔ4F）、本実施例ではフリップフロッ
プを１段分(FF11 またはFF12) 通過するだけで１／16分
周の信号を得ることができる（図10の動作遅延時間
ｔF ）。つまり、動作遅延時間を短縮することで１／16
分周信号を高速に得ることができる。
プ１段分の動作遅延時間を表している。本実施例では、
図10の動作タイミング図に示されるように、２段目のジ
ョンソンカウンタJC2 のフリップフロップFF21,FF22 の
各出力端Ｑにおいて１／16分周の信号を得ることができ
る。従来形（図27）の場合と比較して、フリップフロッ
プの使用個数が同じ４個であっても、従来形の場合には
フリップフロップを４段分(FF1〜FF4)通過しなければ１
／16分周の信号を得ることができなかったのに比べ（図
28の動作遅延時間ｔ4F）、本実施例ではフリップフロッ
プを１段分(FF11 またはFF12) 通過するだけで１／16分
周の信号を得ることができる（図10の動作遅延時間
ｔF ）。つまり、動作遅延時間を短縮することで１／16
分周信号を高速に得ることができる。
【００３３】また、本実施例では１／16分周信号を得る
のにフリップフロップの使用個数が４個で済み、従来形
（図29）に比べて回路構成を簡素化することができる。
図11に本発明の第２の形態に対応した一実施例としての
分周信号生成回路の構成が示され、図12にはその動作タ
イミングが示される。
のにフリップフロップの使用個数が４個で済み、従来形
（図29）に比べて回路構成を簡素化することができる。
図11に本発明の第２の形態に対応した一実施例としての
分周信号生成回路の構成が示され、図12にはその動作タ
イミングが示される。
【００３４】本実施例の分周信号生成回路10a は、図９
の１／16分周回路の出力を利用している。すなわち、図
示の回路10a は、図９の１／16分周回路の全フリップフ
ロップFF11,FF12,FF21およびFF22の各出力端Ｑの信号と
クロック信号CLK との論理和を生成してその結果をデー
タ・ロード・パルスDLP として出力するオアゲートLGを
備えている。
の１／16分周回路の出力を利用している。すなわち、図
示の回路10a は、図９の１／16分周回路の全フリップフ
ロップFF11,FF12,FF21およびFF22の各出力端Ｑの信号と
クロック信号CLK との論理和を生成してその結果をデー
タ・ロード・パルスDLP として出力するオアゲートLGを
備えている。
【００３５】図12において、ｔF はフリップフロップ１
段分の動作遅延時間、ｔG はゲート１段分の動作遅延時
間を表している。本実施例では、図12の動作タイミング
図に示されるように、図９の１／16分周回路で得られる
１／16分周信号の１サイクル中に１回だけクロック信号
（データ・ロード・パルスDLP)を出力することができ
る。
段分の動作遅延時間、ｔG はゲート１段分の動作遅延時
間を表している。本実施例では、図12の動作タイミング
図に示されるように、図９の１／16分周回路で得られる
１／16分周信号の１サイクル中に１回だけクロック信号
（データ・ロード・パルスDLP)を出力することができ
る。
【００３６】図13に本発明の第３の形態に対応した一実
施例としての１／16分周回路の構成が示され、図14には
その動作タイミングが示される。本実施例では、２段の
ジョンソンカウンタJCC1およびJCC2と各ジョンソンカウ
ンタの間に接続されたオアゲートLG1 を有し、１段目の
ジョンソンカウンタJCC1のフリップフロップの接続段数
を２段(FF11,FF12) 、２段目のジョンソンカウンタJCC2
のフリップフロップの接続段数を２段(FF21,FF22) と
し、図９の実施例と同様に、出力として分周比１／16の
信号を得るようにしている。１段目のジョンソンカウン
タJCC1のフリップフロップFF11,FF12 の各出力端Ｑの信
号はオアゲートLG1 に入力され、また、クロック信号CL
K は１段目のジョンソンカウンタJCC1のフリップフロッ
プFF11,FF12 の各クロック入力端ＣおよびオアゲートLG
1 に入力され、さらに、該オアゲートの出力信号（第１
の信号Ｓ1)は２段目のジョンソンカウンタJCC2のフリッ
プフロップFF21, FF22の各クロック入力端Ｃに入力され
ている。図14において、ｔF はフリップフロップ１段分
の動作遅延時間、ｔG はゲート１段分の動作遅延時間を
表している。
施例としての１／16分周回路の構成が示され、図14には
その動作タイミングが示される。本実施例では、２段の
ジョンソンカウンタJCC1およびJCC2と各ジョンソンカウ
ンタの間に接続されたオアゲートLG1 を有し、１段目の
ジョンソンカウンタJCC1のフリップフロップの接続段数
を２段(FF11,FF12) 、２段目のジョンソンカウンタJCC2
のフリップフロップの接続段数を２段(FF21,FF22) と
し、図９の実施例と同様に、出力として分周比１／16の
信号を得るようにしている。１段目のジョンソンカウン
タJCC1のフリップフロップFF11,FF12 の各出力端Ｑの信
号はオアゲートLG1 に入力され、また、クロック信号CL
K は１段目のジョンソンカウンタJCC1のフリップフロッ
プFF11,FF12 の各クロック入力端ＣおよびオアゲートLG
1 に入力され、さらに、該オアゲートの出力信号（第１
の信号Ｓ1)は２段目のジョンソンカウンタJCC2のフリッ
プフロップFF21, FF22の各クロック入力端Ｃに入力され
ている。図14において、ｔF はフリップフロップ１段分
の動作遅延時間、ｔG はゲート１段分の動作遅延時間を
表している。
【００３７】本実施例では、図14の動作タイミング図に
示されるように、２段目のジョンソンカウンタJCC2のフ
リップフロップFF21,FF22 の各出力端Ｑにおいて１／16
分周信号を得ることができる。フリップフロップの使用
個数が同じ４個であっても、従来形（図27）の場合には
フリップフロップを４段分(FF1〜FF4)通過しなければ１
／16分周信号を得ることができなかったのに比べ、本実
施例ではフリップフロップ１段分(FF21 またはFF22) ＋
ゲート１段分(LG1) を通過するだけで１／16分周信号を
得ることができる（図14の動作遅延時間ｔG ＋ｔF ）。
つまり、図９の実施例と同様に動作遅延時間を短縮する
ことで１／16分周信号を高速に得ることができる。
示されるように、２段目のジョンソンカウンタJCC2のフ
リップフロップFF21,FF22 の各出力端Ｑにおいて１／16
分周信号を得ることができる。フリップフロップの使用
個数が同じ４個であっても、従来形（図27）の場合には
フリップフロップを４段分(FF1〜FF4)通過しなければ１
／16分周信号を得ることができなかったのに比べ、本実
施例ではフリップフロップ１段分(FF21 またはFF22) ＋
ゲート１段分(LG1) を通過するだけで１／16分周信号を
得ることができる（図14の動作遅延時間ｔG ＋ｔF ）。
つまり、図９の実施例と同様に動作遅延時間を短縮する
ことで１／16分周信号を高速に得ることができる。
【００３８】また、本実施例では１／16分周信号を得る
のに４個のフリップフロップと１個の論理ゲートで済
み、従来形（図29）に比べて回路構成を簡素化できる。
図15に本発明の第４の形態に対応した一実施例としての
分周信号生成回路の構成が示され、図16にはその動作タ
イミングが示される。本実施例の回路は、図13の１／16
分周回路の出力を利用している。すなわち、図示の分周
信号生成回路20a は、図13の回路の２段目のジョンソン
カウンタJCC2のフリップフロップFF21,FF22 の各出力端
Ｑの信号と第１の信号Ｓ1(オアゲートLG1 の出力信号）
との論理和を生成してその結果を第２の信号Ｓ2(データ
・ロード・パルスDLP)として出力するオアゲートLG2 を
備えている。
のに４個のフリップフロップと１個の論理ゲートで済
み、従来形（図29）に比べて回路構成を簡素化できる。
図15に本発明の第４の形態に対応した一実施例としての
分周信号生成回路の構成が示され、図16にはその動作タ
イミングが示される。本実施例の回路は、図13の１／16
分周回路の出力を利用している。すなわち、図示の分周
信号生成回路20a は、図13の回路の２段目のジョンソン
カウンタJCC2のフリップフロップFF21,FF22 の各出力端
Ｑの信号と第１の信号Ｓ1(オアゲートLG1 の出力信号）
との論理和を生成してその結果を第２の信号Ｓ2(データ
・ロード・パルスDLP)として出力するオアゲートLG2 を
備えている。
【００３９】図16において、ｔF はフリップフロップ１
段分の動作遅延時間、ｔG はゲート１段分の動作遅延時
間を表している。本実施例では、図16の動作タイミング
図に示されるように、図13の１／16分周回路で得られる
１／16分周信号の１サイクル中に１回だけクロック信号
（データ・ロード・パルスDLP)を出力することができ
る。
段分の動作遅延時間、ｔG はゲート１段分の動作遅延時
間を表している。本実施例では、図16の動作タイミング
図に示されるように、図13の１／16分周回路で得られる
１／16分周信号の１サイクル中に１回だけクロック信号
（データ・ロード・パルスDLP)を出力することができ
る。
【００４０】図17に本発明の第５の形態に対応した一実
施例としての16ビットデータ・デマルチプレクサ回路の
構成が示され、図18にはその動作タイミングが示され
る。図17の回路構成は、図33（従来形）の構成との対比
において、図31（従来形）の分周信号生成回路10b の代
わりに図11の分周信号生成回路10a を設けた点で異なっ
ている。他の構成については、図33の構成と同じである
ので、その説明については省略する。本実施例では、図
９および図11の実施例に依存した効果を奏することがで
きる。
施例としての16ビットデータ・デマルチプレクサ回路の
構成が示され、図18にはその動作タイミングが示され
る。図17の回路構成は、図33（従来形）の構成との対比
において、図31（従来形）の分周信号生成回路10b の代
わりに図11の分周信号生成回路10a を設けた点で異なっ
ている。他の構成については、図33の構成と同じである
ので、その説明については省略する。本実施例では、図
９および図11の実施例に依存した効果を奏することがで
きる。
【００４１】図19に本発明の第６の形態に対応した一実
施例としての16ビットデータ・マルチプレクサ回路の構
成が示され、図20にはその動作タイミングが示される。
図19の回路構成は、図35（従来形）の構成との対比にお
いて、図31（従来形）の分周信号生成回路10b の代わり
に図11の分周信号生成回路10a を設けた点で異なってい
る。他の構成については、図35の構成と同じであるの
で、その説明については省略する。この場合にも、図９
および図11の実施例に依存した効果を奏することができ
る。
施例としての16ビットデータ・マルチプレクサ回路の構
成が示され、図20にはその動作タイミングが示される。
図19の回路構成は、図35（従来形）の構成との対比にお
いて、図31（従来形）の分周信号生成回路10b の代わり
に図11の分周信号生成回路10a を設けた点で異なってい
る。他の構成については、図35の構成と同じであるの
で、その説明については省略する。この場合にも、図９
および図11の実施例に依存した効果を奏することができ
る。
【００４２】なお、上述した各実施例では２段のジョン
ソンカウンタJC1,JC2(JCC1,JCC2)を使用し、各ジョンソ
ンカウンタのフリップフロップの個数をそれぞれ２個に
して１／16分周信号を得るように構成したが、分周比は
これに限定されない。本発明の要旨からも明らかなよう
に、ジョンソンカウンタを所望の段数で構成し、さらに
各段のジョンソンカウンタのフリップフロップの個数を
適宜選定することにより、分周比を任意に選択すること
が可能である。
ソンカウンタJC1,JC2(JCC1,JCC2)を使用し、各ジョンソ
ンカウンタのフリップフロップの個数をそれぞれ２個に
して１／16分周信号を得るように構成したが、分周比は
これに限定されない。本発明の要旨からも明らかなよう
に、ジョンソンカウンタを所望の段数で構成し、さらに
各段のジョンソンカウンタのフリップフロップの個数を
適宜選定することにより、分周比を任意に選択すること
が可能である。
【００４３】図21に本発明の第７の形態に対応した一実
施例としての分周信号生成回路の構成が示され、図22に
はその動作タイミングが示される。本実施例の分周信号
生成回路10a'は、図11に示す分周信号生成回路10a の構
成との対比において、ジョンソンカウンタJC1 の代わり
に図７のジョンソンカウンタJCを設けた点で異なってい
る。他の構成については、図11の構成と同じであるので
その説明は省略する。
施例としての分周信号生成回路の構成が示され、図22に
はその動作タイミングが示される。本実施例の分周信号
生成回路10a'は、図11に示す分周信号生成回路10a の構
成との対比において、ジョンソンカウンタJC1 の代わり
に図７のジョンソンカウンタJCを設けた点で異なってい
る。他の構成については、図11の構成と同じであるので
その説明は省略する。
【００４４】本実施例では、図７および図８に関連して
説明したように、１段目のジョンソンカウンタJCにおい
て各フリップフロップFF11,FF12 の動作速度を上げるこ
とができ、これによって該フリップフロップの動作遅延
時間を短縮し、当該ジョンソンカウンタJCの最大動作周
波数を高めることができる。図22において、ｔG は各ゲ
ート１段分の動作遅延時間、ｔF1は１段目のジョンソン
カウンタJCの各フリップフロップFF11,FF12 １段分の動
作遅延時間、ｔF2は２段目のジョンソンカウンタJC2 の
各フリップフロップFF21,FF11 １段分の動作遅延時間を
表している。本実施例の回路動作については、図８に関
連した説明から容易に類推されるのでその説明は省略す
る。
説明したように、１段目のジョンソンカウンタJCにおい
て各フリップフロップFF11,FF12 の動作速度を上げるこ
とができ、これによって該フリップフロップの動作遅延
時間を短縮し、当該ジョンソンカウンタJCの最大動作周
波数を高めることができる。図22において、ｔG は各ゲ
ート１段分の動作遅延時間、ｔF1は１段目のジョンソン
カウンタJCの各フリップフロップFF11,FF12 １段分の動
作遅延時間、ｔF2は２段目のジョンソンカウンタJC2 の
各フリップフロップFF21,FF11 １段分の動作遅延時間を
表している。本実施例の回路動作については、図８に関
連した説明から容易に類推されるのでその説明は省略す
る。
【００４５】図23に本発明の第７の形態に対応した他の
実施例としての分周信号生成回路の構成が示され、図24
にはその動作タイミングが示される。本実施例の分周信
号生成回路20a'は、図15に示す分周信号生成回路20a の
構成との対比において、ジョンソンカウンタJCC1の代わ
りに図７のジョンソンカウンタJCを設けた点で異なって
いる。他の構成については図15の場合と同様であり、回
路全体の作用効果については図７および図８に関連した
説明から容易に類推されるので、これらの説明は省略す
る。
実施例としての分周信号生成回路の構成が示され、図24
にはその動作タイミングが示される。本実施例の分周信
号生成回路20a'は、図15に示す分周信号生成回路20a の
構成との対比において、ジョンソンカウンタJCC1の代わ
りに図７のジョンソンカウンタJCを設けた点で異なって
いる。他の構成については図15の場合と同様であり、回
路全体の作用効果については図７および図８に関連した
説明から容易に類推されるので、これらの説明は省略す
る。
【００４６】図25および図26には、それぞれ図21の分周
信号生成回路10a'の応用例としての16ビットデータ・デ
マルチプレクサ回路および16ビットデータ・マルチプレ
クサ回路の構成が示される。各回路は、それぞれ図17お
よび図19に示す回路構成との対比において、分周信号生
成回路10a の代わりに図21の分周信号生成回路10a'を設
けた点で異なっている。他の構成については図17および
図19の場合と同様であり、回路全体の作用効果について
は図７および図８に関連した説明から容易に類推される
ので、これらの説明は省略する。
信号生成回路10a'の応用例としての16ビットデータ・デ
マルチプレクサ回路および16ビットデータ・マルチプレ
クサ回路の構成が示される。各回路は、それぞれ図17お
よび図19に示す回路構成との対比において、分周信号生
成回路10a の代わりに図21の分周信号生成回路10a'を設
けた点で異なっている。他の構成については図17および
図19の場合と同様であり、回路全体の作用効果について
は図７および図８に関連した説明から容易に類推される
ので、これらの説明は省略する。
【００４７】
【発明の効果】以上説明したように本発明によれば、比
較的簡易な構成で、任意の分周比の信号を高速に得るこ
とができ、ＬＳＩの性能の向上に寄与するところが大き
い。また、ジョンソンカウンタを構成する各フリップフ
ロップの差動信号出力の動作振幅レベルを小さく設定す
ることにより、各フリップフロップの動作速度を上げて
その動作遅延時間を短縮し、ジョンソンカウンタの最大
動作周波数を高めることができる。これは、カウンタ回
路全体としての高速動作に寄与する。
較的簡易な構成で、任意の分周比の信号を高速に得るこ
とができ、ＬＳＩの性能の向上に寄与するところが大き
い。また、ジョンソンカウンタを構成する各フリップフ
ロップの差動信号出力の動作振幅レベルを小さく設定す
ることにより、各フリップフロップの動作速度を上げて
その動作遅延時間を短縮し、ジョンソンカウンタの最大
動作周波数を高めることができる。これは、カウンタ回
路全体としての高速動作に寄与する。
【図１】本発明の第１の形態によるカウンタ回路の原理
構成図である。
構成図である。
【図２】本発明の第２の形態による分周信号生成回路の
原理構成図である。
原理構成図である。
【図３】本発明の第３の形態によるカウンタ回路の原理
構成図である。
構成図である。
【図４】本発明の第４の形態による分周信号生成回路の
原理構成図である。
原理構成図である。
【図５】本発明の第５の形態によるデータ変換回路の原
理構成図である。
理構成図である。
【図６】本発明の第６の形態によるデータ変換回路の原
理構成図である。
理構成図である。
【図７】本発明の第７の形態によるカウンタ回路の原理
構成図である。
構成図である。
【図８】図７の回路の動作タイミング図である。
【図９】本発明の第１の形態に対応した一実施例として
の１／16分周回路の構成を示す回路図である。
の１／16分周回路の構成を示す回路図である。
【図10】図９の回路の動作タイミング図である。
【図11】本発明の第２の形態に対応した一実施例として
の分周信号生成回路の構成を示す回路図である。
の分周信号生成回路の構成を示す回路図である。
【図12】図11の回路の動作タイミング図である。
【図13】本発明の第３の形態に対応した一実施例として
の１／16分周回路の構成を示す回路図である。
の１／16分周回路の構成を示す回路図である。
【図14】図13の回路の動作タイミング図である。
【図15】本発明の第４の形態に対応した一実施例として
の分周信号生成回路の構成を示す回路図である。
の分周信号生成回路の構成を示す回路図である。
【図16】図15の回路の動作タイミング図である。
【図17】本発明の第５の形態に対応した一実施例として
の16ビットデータ・デマルチプレクサ回路の構成を示す
回路図である。
の16ビットデータ・デマルチプレクサ回路の構成を示す
回路図である。
【図18】図17の回路の動作タイミング図である。
【図19】本発明の第６の形態に対応した一実施例として
の16ビットデータ・マルチプレクサ回路の構成を示す回
路図である。
の16ビットデータ・マルチプレクサ回路の構成を示す回
路図である。
【図20】図19の回路の動作タイミング図である。
【図21】本発明の第７の形態に対応した一実施例として
の分周信号生成回路の構成を示す回路図である。
の分周信号生成回路の構成を示す回路図である。
【図22】図21の回路の動作タイミング図である。
【図23】本発明の第７の形態に対応した他の実施例とし
ての分周信号生成回路の構成を示す回路図である。
ての分周信号生成回路の構成を示す回路図である。
【図24】図23の回路の動作タイミング図である。
【図25】図21の回路の一応用例としての16ビットデータ
・デマルチプレクサ回路の構成を示す回路図である。
・デマルチプレクサ回路の構成を示す回路図である。
【図26】図21の回路の他の応用例としての16ビットデー
タ・マルチプレクサ回路の構成を示す回路図である。
タ・マルチプレクサ回路の構成を示す回路図である。
【図27】従来形の一例としての１／16分周回路の構成を
示す回路図である。
示す回路図である。
【図28】図27の回路の動作タイミング図である。
【図29】従来形の他の例としての１／16分周回路の構成
を示す回路図である。
を示す回路図である。
【図30】図29の回路の動作タイミング図である。
【図31】従来形の一例としての分周信号生成回路の構成
を示す回路図である。
を示す回路図である。
【図32】図31の回路の動作タイミング図である。
【図33】従来形の一例としての16ビットデータ・デマル
チプレクサ回路の構成を示す回路図である。
チプレクサ回路の構成を示す回路図である。
【図34】図33の回路の動作タイミング図である。
【図35】従来形の一例としての16ビットデータ・マルチ
プレクサ回路の構成を示す回路図である。
プレクサ回路の構成を示す回路図である。
【図36】図35の回路の動作タイミング図である。
JC1 〜JCm, JCC1 〜JCCm, JC…ジョンソンカウンタ FF11〜FF1N1,FF21〜FF2N2,……, FFm1〜FFmNm ,FF1〜FF
n …フリップフロップ CLK …クロック信号 Ｃ…各フリップフロップのクロック入力端 Ｑ,QX …各フリップフロップの出力端 LG, LG1 〜LGm, GT …論理ゲート Ｇ0,Ｇ1 〜Ｇn …バッファゲート Ｓm,DLP …第ｍの信号 SD…シリアルデータ PD…複数ビットのパラレルデータ 10,20 …分周信号生成回路 11…（データ）変換手段 12…ラッチ手段 13…（データ）変換手段
n …フリップフロップ CLK …クロック信号 Ｃ…各フリップフロップのクロック入力端 Ｑ,QX …各フリップフロップの出力端 LG, LG1 〜LGm, GT …論理ゲート Ｇ0,Ｇ1 〜Ｇn …バッファゲート Ｓm,DLP …第ｍの信号 SD…シリアルデータ PD…複数ビットのパラレルデータ 10,20 …分周信号生成回路 11…（データ）変換手段 12…ラッチ手段 13…（データ）変換手段
Claims (13)
- 【請求項１】 ｍ段のジョンソンカウンタ(JC1〜JCm)を
具備するカウンタ回路であって、 各ジョンソンカウンタはそれぞれクロック入力端（Ｃ）
にクロック信号(CLK)を入力する複数個のフリップフロ
ップ (FF11〜FF1N1,FF21〜FF2N2,……, FFm1〜FFmNm )
が縦続接続されて成り、 （ｋ−１）段目のジョンソンカウンタのフリップフロッ
プの各出力端（Ｑ）の信号をｋ段目以上の各ジョンソン
カウンタのフリップフロップの各クロック入力端（Ｃ）
に同時に入力するようにしたことを特徴とするカウンタ
回路。 - 【請求項２】 請求項１に記載のカウンタ回路と、 該カウンタ回路の全フリップフロップ (FF11〜FF1N1, F
F21 〜FF2N2,………, FFm1〜FFmNm ) の各出力端（Ｑ）
の信号と前記クロック信号(CLK) との論理和を生成して
その結果を第ｍの信号(DLP) として出力する論理ゲート
(LG)とを具備することを特徴とする分周信号生成回路。 - 【請求項３】 ｍ段のジョンソンカウンタ (JCC1〜JCC
m) と各ジョンソンカウンタの間に接続された（ｍ−
１）個の論理ゲート(LG1〜LGm-1)を具備するカウンタ回
路であって、 各ジョンソンカウンタはそれぞれ複数個のフリップフロ
ップ (FF11〜FF1N1,FF 21〜FF2N2,……, FFm1〜FFmNm )
が縦続接続されて成り、 １段目のジョンソンカウンタのフリップフロップの各ク
ロック入力端（Ｃ）にクロック信号(CLK) を同時に入力
し、１番目の論理ゲート(LG1) で該クロック信号と１段
目のジョンソンカウンタのフリップフロップの各出力端
（Ｑ）の信号との論理和を生成してその結果を第１の信
号（Ｓ1)とし、該第１の信号を２段目のジョンソンカウ
ンタのフリップフロップの各クロック入力端（Ｃ）に同
時に入力し、２番目の論理ゲート(LG2) で該第１の信号
と２段目のジョンソンカウンタのフリップフロップの各
出力端（Ｑ）の信号との論理和を生成してその結果を第
２の信号（Ｓ2)とし、以降同様にして、第（ｍ−１）の
信号（Ｓm-1)をｍ段目のジョンソンカウンタのフリップ
フロップの各クロック入力端（Ｃ）に同時に入力するよ
うにしたことを特徴とするカウンタ回路。 - 【請求項４】 請求項３に記載のカウンタ回路と、 該カウンタ回路のｍ段目のジョンソンカウンタ(JCCm)の
フリップフロップの各出力端（Ｑ）の信号と前記第（ｍ
−１）の信号（Ｓm-1)との論理和を生成してその結果を
第ｍの信号（Ｓm,DLP)として出力する論理ゲート(LGm)
とを具備することを特徴とする分周信号生成回路。 - 【請求項５】 請求項２または４に記載の分周信号生成
回路(10,20) と、 前記クロック信号(CLK) に応答してシリアルデータ(SD)
を取り込み複数ビットのパラレルデータ(PD)に変換する
手段(11)と、 前記分周信号生成回路から出力された前記第ｍの信号(D
LP) に応答して前記パラレルデータをラッチし且つ出力
する手段(12)とを具備することを特徴とするデータ変換
回路。 - 【請求項６】 請求項２または４に記載の分周信号生成
回路(10,20) と、 該分周信号生成回路から出力された前記第ｍの信号(DL
P) に応答して複数ビットのパラレルデータ(PD)を取り
こみ、前記クロック信号(CLK) に応答して該パラレルデ
ータをシリアルデータ(SD)に変換し出力する手段(13)と
を具備することを特徴とするデータ変換回路。 - 【請求項７】 各クロック入力端（Ｃ）にそれぞれクロ
ック信号(CLK) を同時に入力する複数個のフリップフロ
ップ(FF1〜FFn)が縦続接続されて成るジョンソンカウン
タ(JC)と、 該ジョンソンカウンタの各フリップフロップの出力端
（Ｑ,QX)の信号と前記クロック信号との論理和を生成す
るゲート手段(GT)とを具備し、 前記ジョンソンカウンタは、前記クロック信号および前
記各フリップフロップの出力端の信号が前記ゲート手段
に入力されるタイミングを調整するバッファ手段（Ｇ0,
Ｇ1 〜Ｇn)を有し、最終段のフリップフロップ(FFn) の
非反転出力および反転出力をそれぞれ初段のフリップフ
ロップ(FF1) のデータ反転入力端およびデータ非反転入
力端に入力すると共に、各フリップフロップの差動信号
出力の動作振幅レベルを他の回路の出力よりも小さく設
定したことを特徴とするカウンタ回路。 - 【請求項８】 ｍ段のジョンソンカウンタ(JC,JC2)を有
し、各ジョンソンカウンタはそれぞれクロック入力端
（Ｃ）にクロック信号(CLK) を入力する複数個のフリッ
プフロップ(FF11,FF12;FF21,FF22) が縦続接続されて成
り、（ｋ−１）段目のジョンソンカウンタのフリップフ
ロップの各出力端（Ｑ）の信号をｋ段目以上の各ジョン
ソンカウンタのフリップフロップの各クロック入力端に
同時に入力するようにしたカウンタ回路を具備し、 １段目のジョンソンカウンタは、各フリップフロップの
出力端の信号および前記クロック信号が２段目以上の各
ジョンソンカウンタのフリップフロップの各クロック入
力端に入力されるタイミングを調整するバッファ手段
（Ｇ0,Ｇ1,Ｇ2)を有し、最終段のフリップフロップ(FF
12)の非反転出力および反転出力をそれぞれ初段のフリ
ップフロップ(FF11)のデータ反転入力端およびデータ非
反転入力端に入力すると共に、前記各フリップフロップ
の差動信号出力の動作振幅レベルを他の回路の出力より
も小さく設定したことを特徴とする分周信号生成回路。 - 【請求項９】 前記カウンタ回路の全フリップフロップ
の各出力端の信号と前記クロック信号との論理和を生成
してその結果を第ｍの信号(DLP) として出力する論理ゲ
ート(LG)をさらに具備することを特徴とする請求項８に
記載の分周信号生成回路。 - 【請求項１０】 ｍ段のジョンソンカウンタ(JC,JCC2)
と各ジョンソンカウンタの間に接続された（ｍ−１）個
の論理ゲート(LG1) を有し、各ジョンソンカウンタはそ
れぞれ複数個のフリップフロップ(FF11,FF12;FF21,F
F22) が縦続接続されて成り、１段目のジョンソンカウ
ンタのフリップフロップの各クロック入力端（Ｃ）にク
ロック信号(CLK) を同時に入力し、１番目の論理ゲート
で該クロック信号と１段目のジョンソンカウンタのフリ
ップフロップの各出力端（Ｑ）の信号との論理和を生成
してその結果を第１の信号とし、該第１の信号を２段目
のジョンソンカウンタのフリップフロップの各クロック
入力端に同時に入力し、２番目の論理ゲートで該第１の
信号と２段目のジョンソンカウンタのフリップフロップ
の各出力端の信号との論理和を生成してその結果を第２
の信号とし、以降同様にして、第（ｍ−１）の信号をｍ
段目のジョンソンカウンタのフリップフロップの各クロ
ック入力端に同時に入力するようにしたカウンタ回路を
具備し、 １段目のジョンソンカウンタは、各フリップフロップの
出力端の信号および前記クロック信号が前記１番目の論
理ゲートに入力されるタイミングを調整するバッファ手
段（Ｇ0,Ｇ1,Ｇ2)を有し、最終段のフリップフロップ(F
F12)の非反転出力および反転出力をそれぞれ初段のフリ
ップフロップ(FF11)のデータ反転入力端およびデータ非
反転入力端に入力すると共に、前記各フリップフロップ
の差動信号出力の動作振幅レベルを他の回路の出力より
も小さく設定したことを特徴とする分周信号生成回路。 - 【請求項１１】 前記カウンタ回路のｍ段目のジョンソ
ンカウンタのフリップフロップの各出力端の信号と前記
第（ｍ−１）の信号（Ｓ1)との論理和を生成してその結
果を第ｍの信号(DLP) として出力する論理ゲート(LG2)
をさらに具備することを特徴とする請求項１０に記載の
分周信号生成回路。 - 【請求項１２】 請求項８から請求項１１のいずれかに
記載の分周信号生成回路と、 前記クロック信号(CLK,DCLK)に応答してシリアルデータ
（Ｄ）を取り込み複数ビットのパラレルデータ(OUT16〜
OUT1) に変換する手段(FF101〜FF116)と、 前記分周信号生成回路から出力された前記第ｍの信号(D
LP) に応答して前記パラレルデータをラッチし且つ出力
する手段(FF201〜FF216)とを具備することを特徴とする
データ・デマルチプレクサ回路。 - 【請求項１３】 請求項８から請求項１１のいずれかに
記載の分周信号生成回路と、 該分周信号生成回路から出力された前記第ｍの信号(DL
P) に応答して複数ビットのパラレルデータ(D16〜D1)
を取りこみ、該取り込まれたパラレルデータを前記クロ
ック信号(CLK,DCLK)に応答してシリアルデータ(OUT) に
変換し出力する手段(SEL01〜SEL16, FF301〜FF316)とを
具備することを特徴とするデータ・マルチプレクサ回
路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20999192A JP3354597B2 (ja) | 1991-08-12 | 1992-08-06 | カウンタ回路およびその応用回路 |
| DE69223700T DE69223700T2 (de) | 1991-08-12 | 1992-08-11 | Zählerschaltung unter Verwendung eines Zählers vom Johnson-Typ und Anwendung derselben |
| DE69230480T DE69230480T2 (de) | 1991-08-12 | 1992-08-11 | Zählerschaltung |
| EP96203487A EP0766402B1 (en) | 1991-08-12 | 1992-08-11 | Counter circuit |
| EP92307330A EP0527636B1 (en) | 1991-08-12 | 1992-08-11 | Counter circuit using Johnson-type counter and applied circuit including the same |
| KR1019920014524A KR930005374A (ko) | 1991-08-12 | 1992-08-12 | 존슨 타입 카운터를 이용한 카운터 회로와 그 응용 회로 |
| US07/928,469 US5321733A (en) | 1991-08-12 | 1992-08-12 | Counter circuit using Johnson-type counter and applied circuit including the same |
Applications Claiming Priority (3)
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| JP20177191 | 1991-08-12 | ||
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|---|---|
| JPH05191272A true JPH05191272A (ja) | 1993-07-30 |
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