JPH06197012A - リップルカウンタ回路 - Google Patents
リップルカウンタ回路Info
- Publication number
- JPH06197012A JPH06197012A JP35792892A JP35792892A JPH06197012A JP H06197012 A JPH06197012 A JP H06197012A JP 35792892 A JP35792892 A JP 35792892A JP 35792892 A JP35792892 A JP 35792892A JP H06197012 A JPH06197012 A JP H06197012A
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Abstract
(57)【要約】
【目的】 デコーダの負荷にかかわらず、単体のフリッ
プフロップが動作する限界近くの周波数で、高速に動作
できるようにしたリップルカウンタ回路を提供する。 【構成】 ＸＱ出力をＤ入力に接続したトグル動作を行
うフリップフロップ11〜15を、前段のフリップフロップ
のＱ出力を後段のフリップフロップのクロック端子へ接
続してリップルカウンタを構成し、各フリップフロップ
11〜15に対して、入力が各フリップフロップ11〜15と全
く同じになるようにした出力用付加フリップフロップ21
〜25をそれぞれ設け、更に初段のフリップフロップ11及
び出力用付加フリップフロップ21に対して、入力がそれ
らと同じにした出力用付加フリップフロップ31を設け
る。そして出力用付加フリップフロップ21〜25及び31の
Ｑ出力をデコーダ41，42に入力してデコードし、フリッ
プフロップ51，52でラッチするように構成する。
プフロップが動作する限界近くの周波数で、高速に動作
できるようにしたリップルカウンタ回路を提供する。 【構成】 ＸＱ出力をＤ入力に接続したトグル動作を行
うフリップフロップ11〜15を、前段のフリップフロップ
のＱ出力を後段のフリップフロップのクロック端子へ接
続してリップルカウンタを構成し、各フリップフロップ
11〜15に対して、入力が各フリップフロップ11〜15と全
く同じになるようにした出力用付加フリップフロップ21
〜25をそれぞれ設け、更に初段のフリップフロップ11及
び出力用付加フリップフロップ21に対して、入力がそれ
らと同じにした出力用付加フリップフロップ31を設け
る。そして出力用付加フリップフロップ21〜25及び31の
Ｑ出力をデコーダ41，42に入力してデコードし、フリッ
プフロップ51，52でラッチするように構成する。
Description
【０００１】
【産業上の利用分野】この発明は、カウンタ回路に関
し、特に高速で動作する半導体集積回路で使用するリッ
プルカウンタ回路に関する。
し、特に高速で動作する半導体集積回路で使用するリッ
プルカウンタ回路に関する。
【０００２】
【従来の技術】カウンタ回路には、同期式のものと非同
期式のものがあり、高速回路には同期式のものを利用す
るのが常識となっている。しかし、単体のフリップフロ
ップが動作する限界近くの周波数で使用する場合には、
必ずしもこの常識はあてはまらず、かえって非同期式の
リップルカウンタ回路の方がよい場合もある。
期式のものがあり、高速回路には同期式のものを利用す
るのが常識となっている。しかし、単体のフリップフロ
ップが動作する限界近くの周波数で使用する場合には、
必ずしもこの常識はあてはまらず、かえって非同期式の
リップルカウンタ回路の方がよい場合もある。
【０００３】図５に、通常のリップルカウンタ回路の構
成例を示す。図５において、11〜15は、それぞれＸＱ出
力（反転出力）がＤ入力に接続されトグル動作を行うフ
リップフロップで、前段のフリップフロップのＱ出力を
後段のフリップフロップのクロック端子へ接続し、各フ
リップフロップを直列に接続してリップルカウンタ回路
を構成している。２〜６は各フリップフロップのＱ出力
と出力ライン間に接続されたバッファ回路、41，42はカ
ウンタ回路の出力ラインに接続されたデコーダ、51，52
はデコーダの出力側に接続されたラッチ用フリップフロ
ップ、７，８はクロック遅延用バッファ回路を示してい
る。
成例を示す。図５において、11〜15は、それぞれＸＱ出
力（反転出力）がＤ入力に接続されトグル動作を行うフ
リップフロップで、前段のフリップフロップのＱ出力を
後段のフリップフロップのクロック端子へ接続し、各フ
リップフロップを直列に接続してリップルカウンタ回路
を構成している。２〜６は各フリップフロップのＱ出力
と出力ライン間に接続されたバッファ回路、41，42はカ
ウンタ回路の出力ラインに接続されたデコーダ、51，52
はデコーダの出力側に接続されたラッチ用フリップフロ
ップ、７，８はクロック遅延用バッファ回路を示してい
る。
【０００４】単体のフリップフロップが動作する限界近
くの周波数で使用する場合に、リップルカウンタが利用
し易いのは、デコード値をアップカウンタの場合は奇数
に、ダウンカウンタの場合は偶数に限定すれば（ダウン
カウンタで奇数のデコード値を得たい場合には、１つ手
前をデコードし、フリップフロップにより１クロック遅
延させればよい。）、リップルカウンタも同期カウンタ
と同様に使用することが可能であるためである。そし
て、このような使用法に限定すれば、カウンタを構成す
る内部のフリップフロップ間にゲートが含まれている同
期カウンタよりも、更に高速に動作させることが可能に
なるだけでなく、速度が問題にならない部分について
は、ラッチする必要もない。これに対して、同期カウン
タは、デコーダ出力にハザードが発生するため、ラッチ
する必要がある。そして、これらのことは周知のことと
なっている。
くの周波数で使用する場合に、リップルカウンタが利用
し易いのは、デコード値をアップカウンタの場合は奇数
に、ダウンカウンタの場合は偶数に限定すれば（ダウン
カウンタで奇数のデコード値を得たい場合には、１つ手
前をデコードし、フリップフロップにより１クロック遅
延させればよい。）、リップルカウンタも同期カウンタ
と同様に使用することが可能であるためである。そし
て、このような使用法に限定すれば、カウンタを構成す
る内部のフリップフロップ間にゲートが含まれている同
期カウンタよりも、更に高速に動作させることが可能に
なるだけでなく、速度が問題にならない部分について
は、ラッチする必要もない。これに対して、同期カウン
タは、デコーダ出力にハザードが発生するため、ラッチ
する必要がある。そして、これらのことは周知のことと
なっている。
【０００５】
【発明が解決しようとする課題】しかし、高速回路にリ
ップルカウンタを適用する場合、カウンタの１ビット目
の役割は重要であり、このビットによってデコーダ出力
の確定速度が決定され、これをラッチできる限界が最高
動作速度になる。したがって、カウンタの１ビット目は
ファンアウトも大きくなり、結局、１ビット目のフリッ
プフロップ11の出力に、バッファ回路２を設けてバッフ
ァリングしなければならなくなる。なお、上位ビットも
ファンアウトが大きければ、各ビットのフリップフロッ
プの各出力に、バッファ回路３〜６を設けてバッファリ
ングしなければならないことは言うまでもない。
ップルカウンタを適用する場合、カウンタの１ビット目
の役割は重要であり、このビットによってデコーダ出力
の確定速度が決定され、これをラッチできる限界が最高
動作速度になる。したがって、カウンタの１ビット目は
ファンアウトも大きくなり、結局、１ビット目のフリッ
プフロップ11の出力に、バッファ回路２を設けてバッフ
ァリングしなければならなくなる。なお、上位ビットも
ファンアウトが大きければ、各ビットのフリップフロッ
プの各出力に、バッファ回路３〜６を設けてバッファリ
ングしなければならないことは言うまでもない。
【０００６】このようにフリップフロップが単体で動作
できる限界近くの周波数でカウンタを使用する場合、ゲ
ート１段の遅延でも大きな問題となる。このため、図５
に示すように、クロック信号入力ラインにバッファ７，
８を設けて、デコーダのラッチクロックを遅延させて対
処することになるが、これによりラッチ出力は遅れると
いう問題点がある。
できる限界近くの周波数でカウンタを使用する場合、ゲ
ート１段の遅延でも大きな問題となる。このため、図５
に示すように、クロック信号入力ラインにバッファ７，
８を設けて、デコーダのラッチクロックを遅延させて対
処することになるが、これによりラッチ出力は遅れると
いう問題点がある。
【０００７】本発明は、従来のリップルカウンタ回路に
おける上記問題点を解消するためなされたもので、フリ
ップフロップが動作する限界近くの周波数で、デコーダ
の負荷にかかわらず高速に動作でき、特に１ビット目の
出力確定時間を速くしてデコード出力を高速化できるよ
うにしたリップルカウンタ回路を提供することを目的と
する。
おける上記問題点を解消するためなされたもので、フリ
ップフロップが動作する限界近くの周波数で、デコーダ
の負荷にかかわらず高速に動作でき、特に１ビット目の
出力確定時間を速くしてデコード出力を高速化できるよ
うにしたリップルカウンタ回路を提供することを目的と
する。
【０００８】
【課題を解決するための手段】上記問題点を解決するた
めに、本発明は、フリップフロップの出力信号を次段の
フリップフロップのクロック信号として入力して複数個
のフリップフロップを直列接続してなるリップルカウン
タ回路において、初段のフリップフロップと全く同じ入
力信号を入力する付加フリップフロップを設け、該付加
フリップフロップから初段の出力信号を取り出すように
構成するものである。
めに、本発明は、フリップフロップの出力信号を次段の
フリップフロップのクロック信号として入力して複数個
のフリップフロップを直列接続してなるリップルカウン
タ回路において、初段のフリップフロップと全く同じ入
力信号を入力する付加フリップフロップを設け、該付加
フリップフロップから初段の出力信号を取り出すように
構成するものである。
【０００９】
【作用】カウンタ回路と複数のデコーダ回路で構成され
る回路ブロックを、単体のフリップフロップが動作でき
る限界周波数に近いくらい高速で動作させたい場合、リ
ップルカウンタを用いた方がよいが、この場合カウンタ
の１ビット目のファンアウト負荷がデコーダ出力の遅延
時間を決定し、全てのフリップフロップのファンアウト
負荷が、リップルカウンタ全体の桁上がり伝播遅延時間
に影響する。
る回路ブロックを、単体のフリップフロップが動作でき
る限界周波数に近いくらい高速で動作させたい場合、リ
ップルカウンタを用いた方がよいが、この場合カウンタ
の１ビット目のファンアウト負荷がデコーダ出力の遅延
時間を決定し、全てのフリップフロップのファンアウト
負荷が、リップルカウンタ全体の桁上がり伝播遅延時間
に影響する。
【００１０】本発明では、上記のように、付加フリップ
フロップを設けてカウンタを構成するフリップフロップ
をカウント動作用と出力用に分割することにより、カウ
ンタそのものは最も軽い負荷で動作し、リップルの繰り
上がり速度を比較的速くすると共に、デコーダへの信号
も速くすることが可能となる。
フロップを設けてカウンタを構成するフリップフロップ
をカウント動作用と出力用に分割することにより、カウ
ンタそのものは最も軽い負荷で動作し、リップルの繰り
上がり速度を比較的速くすると共に、デコーダへの信号
も速くすることが可能となる。
【００１１】
【実施例】次に実施例について説明する。図１は、本発
明に係るリップルカウンタ回路の第１実施例を示すブロ
ック構成図であり、図５に示した従来例と同一又は対応
する部材には、同一符号を付して示している。図におい
て、11〜15は、それぞれＸＱ出力がＤ入力に接続されト
グル動作を行うフリップフロップで、これらのフリップ
フロップ11〜15に供給されるクロックは、初段のフリッ
プフロップ11にはＣＫ入力端子から印加され、２段目以
降のフリップフロップ12〜15には、それぞれ前段のフリ
ップフロップの各Ｑ出力が供給されるように、各フリッ
プフロップは直列に接続され、リップルのダウンカウン
タを構成している。
明に係るリップルカウンタ回路の第１実施例を示すブロ
ック構成図であり、図５に示した従来例と同一又は対応
する部材には、同一符号を付して示している。図におい
て、11〜15は、それぞれＸＱ出力がＤ入力に接続されト
グル動作を行うフリップフロップで、これらのフリップ
フロップ11〜15に供給されるクロックは、初段のフリッ
プフロップ11にはＣＫ入力端子から印加され、２段目以
降のフリップフロップ12〜15には、それぞれ前段のフリ
ップフロップの各Ｑ出力が供給されるように、各フリッ
プフロップは直列に接続され、リップルのダウンカウン
タを構成している。
【００１２】21〜25は各フリップフロップ11〜15に対応
して設けられた出力用付加フリップフロップで、入力が
フリップフロップ11〜15と全く同じになるように接続さ
れており、カウントデータの出力用に使用されるように
なっている。また出力用付加フリップフロップ31は、そ
の入力が初段フリップフロップ11及びそれに対応して設
けられた出力用付加フリップフロップ21と同様の接続と
なっており、出力用付加フリップフロップ21と負荷を分
担するようになっている。そして、これらのフリップフ
ロップ11〜15，21〜25，31で、本発明に係るリップルカ
ウンタ回路100を構成しており、リップルカウンタの１
ビット目の出力からの確定時間を最小にするように、論
理回路61，71，62，72で構成されたデコーダ41，42によ
りデコードされ、フリップフロップ51，52でラッチされ
るようになっている。なお、この実施例においては、１
ビット目の出力用付加フリップフロップを２個設けて、
負荷を分担するようにしたものを示しているが、負荷が
軽く分担させる必要がない場合には、追加の付加フリッ
プフロップ31は設ける必要がない。一方、更に負荷が重
い場合には、出力用付加フリップフロップを追加すれば
よい。
して設けられた出力用付加フリップフロップで、入力が
フリップフロップ11〜15と全く同じになるように接続さ
れており、カウントデータの出力用に使用されるように
なっている。また出力用付加フリップフロップ31は、そ
の入力が初段フリップフロップ11及びそれに対応して設
けられた出力用付加フリップフロップ21と同様の接続と
なっており、出力用付加フリップフロップ21と負荷を分
担するようになっている。そして、これらのフリップフ
ロップ11〜15，21〜25，31で、本発明に係るリップルカ
ウンタ回路100を構成しており、リップルカウンタの１
ビット目の出力からの確定時間を最小にするように、論
理回路61，71，62，72で構成されたデコーダ41，42によ
りデコードされ、フリップフロップ51，52でラッチされ
るようになっている。なお、この実施例においては、１
ビット目の出力用付加フリップフロップを２個設けて、
負荷を分担するようにしたものを示しているが、負荷が
軽く分担させる必要がない場合には、追加の付加フリッ
プフロップ31は設ける必要がない。一方、更に負荷が重
い場合には、出力用付加フリップフロップを追加すれば
よい。
【００１３】このように構成したリップルカウンタ回路
においては、カウント用のフリップフロップのファンア
ウト負荷は一定で軽いものとなり、図５に示した従来例
のものと変わらないため、桁上がりのスピードは比較的
速い。そして出力が確定する時間も、１ビット目はクロ
ックからフリップフロップ１段の遅延分だけとなるし、
２段目以降の遅延もカウントを行うフリップフロップと
変わらない。したがって、デコーダの負荷によらず高速
に動作するカウンタ回路が実現できる。なお、デコーダ
の数が増加し、負荷が重くなってくると、フリップフロ
ップ21，31で示したように１ビット目のフリップフロッ
プを追加していくことにより、高速性と駆動能力を増す
ことが可能になる。なお上位ビットはデコーダの出力確
定時間に影響しないので、普通にバッファリングすれば
よい。
においては、カウント用のフリップフロップのファンア
ウト負荷は一定で軽いものとなり、図５に示した従来例
のものと変わらないため、桁上がりのスピードは比較的
速い。そして出力が確定する時間も、１ビット目はクロ
ックからフリップフロップ１段の遅延分だけとなるし、
２段目以降の遅延もカウントを行うフリップフロップと
変わらない。したがって、デコーダの負荷によらず高速
に動作するカウンタ回路が実現できる。なお、デコーダ
の数が増加し、負荷が重くなってくると、フリップフロ
ップ21，31で示したように１ビット目のフリップフロッ
プを追加していくことにより、高速性と駆動能力を増す
ことが可能になる。なお上位ビットはデコーダの出力確
定時間に影響しないので、普通にバッファリングすれば
よい。
【００１４】図２は、図１に示したリップルカウンタ回
路の動作を示すタイミングチャートであり、通常のダウ
ンカウンタと同じ動作であることを示している。
路の動作を示すタイミングチャートであり、通常のダウ
ンカウンタと同じ動作であることを示している。
【００１５】図３は、本発明の第２実施例を示すブロッ
ク構成図である。この実施例は、カウント動作を行うフ
リップフロップ11〜15の中、初段以外の上位のフリップ
フロップ12〜15については、出力用のフリップフロップ
を兼ねさせ、単にバッファリングして出力するように構
成したものである。なお、図３において、１は初段フリ
ップフロップのＸＱ出力とＤ入力間に接続されたバッフ
ァ回路で、出力用付加フリップフロップを多数追加した
場合のバッファリングを行わせるものである。
ク構成図である。この実施例は、カウント動作を行うフ
リップフロップ11〜15の中、初段以外の上位のフリップ
フロップ12〜15については、出力用のフリップフロップ
を兼ねさせ、単にバッファリングして出力するように構
成したものである。なお、図３において、１は初段フリ
ップフロップのＸＱ出力とＤ入力間に接続されたバッフ
ァ回路で、出力用付加フリップフロップを多数追加した
場合のバッファリングを行わせるものである。
【００１６】また図４は、図３に示した実施例におい
て、前段のフリップフロップのＸＱ出力を次段のフリッ
プフロップのクロック入力としてアップカウンタ回路を
構成した、図３に示した実施例の変形例を示す図であ
る。
て、前段のフリップフロップのＸＱ出力を次段のフリッ
プフロップのクロック入力としてアップカウンタ回路を
構成した、図３に示した実施例の変形例を示す図であ
る。
【００１７】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、デコーダの負荷にかかわらず、単体の
フリップフロップが動作できる限界に近い高い周波数
で、高速で動作させることが可能となるリップルカウン
タ回路を提供することができる。
本発明によれば、デコーダの負荷にかかわらず、単体の
フリップフロップが動作できる限界に近い高い周波数
で、高速で動作させることが可能となるリップルカウン
タ回路を提供することができる。
【図１】本発明に係るリップルカウンタ回路の第１実施
例を示すブロック構成図である。
例を示すブロック構成図である。
【図２】図１に示した実施例の動作を示すタイミングチ
ャートである。
ャートである。
【図３】本発明の第２実施例を示すブロック構成図であ
る。
る。
【図４】図３に示した第２実施例の変形例を示すブロッ
ク構成図である。
ク構成図である。
【図５】従来のリップルカウンタ回路を示すブロック構
成図である。
成図である。
１〜８ バッファ回路 11〜15 フリップフロップ 21〜25，31 出力用付加フリップフロップ 41，42 デコーダ 51，52 ラッチ用フリップフロップ 61，62，71，72 論理回路
Claims (2)
- 【請求項１】 フリップフロップの出力信号を次段のフ
リップフロップのクロック信号として入力して複数個の
フリップフロップを直列接続してなるリップルカウンタ
回路において、初段のフリップフロップと全く同じ入力
信号を入力する付加フリップフロップを設け、該付加フ
リップフロップから初段の出力信号を取り出すように構
成したことを特徴とするリップルカウンタ回路。 - 【請求項２】 前記請求項１記載のリップルカウンタ回
路において、２段目以降の各フリップフロップに対し
て、各段のフリップフロップとそれぞれ同じ入力信号が
入力される付加フリップフロップをそれぞれ設け、これ
らの各付加フリップフロップから２段目以降の出力信号
をそれぞれ取り出すように構成したことを特徴とするリ
ップルカウンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35792892A JPH06197012A (ja) | 1992-12-25 | 1992-12-25 | リップルカウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35792892A JPH06197012A (ja) | 1992-12-25 | 1992-12-25 | リップルカウンタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06197012A true JPH06197012A (ja) | 1994-07-15 |
Family
ID=18456659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35792892A Withdrawn JPH06197012A (ja) | 1992-12-25 | 1992-12-25 | リップルカウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06197012A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100302849B1 (ko) * | 1999-09-02 | 2001-11-05 | 윤덕용 | 모든 카운터의 출력이 한 단의 플립플롭 지연 시간을 갖는 동기 카운터 |
| EP2579469A1 (en) * | 2011-10-05 | 2013-04-10 | ST-Ericsson SA | Accumulating data values |
| US8586903B2 (en) | 2009-11-23 | 2013-11-19 | Samsung Electronics Co., Ltd. | Counter circuits, analog to digital converters, image sensors and digital imaging systems including the same |
-
1992
- 1992-12-25 JP JP35792892A patent/JPH06197012A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100302849B1 (ko) * | 1999-09-02 | 2001-11-05 | 윤덕용 | 모든 카운터의 출력이 한 단의 플립플롭 지연 시간을 갖는 동기 카운터 |
| US8586903B2 (en) | 2009-11-23 | 2013-11-19 | Samsung Electronics Co., Ltd. | Counter circuits, analog to digital converters, image sensors and digital imaging systems including the same |
| EP2579469A1 (en) * | 2011-10-05 | 2013-04-10 | ST-Ericsson SA | Accumulating data values |
| WO2013050306A1 (en) * | 2011-10-05 | 2013-04-11 | St-Ericsson Sa | Accumulating data values |
| US9496917B2 (en) | 2011-10-05 | 2016-11-15 | St-Ericsson Sa | Accumulating data values |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000307 |