JPH06230087A - 記憶回路 - Google Patents
記憶回路Info
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- JPH06230087A JPH06230087A JP5016010A JP1601093A JPH06230087A JP H06230087 A JPH06230087 A JP H06230087A JP 5016010 A JP5016010 A JP 5016010A JP 1601093 A JP1601093 A JP 1601093A JP H06230087 A JPH06230087 A JP H06230087A
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1093—Input synchronization
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】複数入力のエッジトリガの記憶回路に於いて、
各ゲートの制御信号の位相合わせを回路中に潜在的に組
み込むことによって、データの筒抜け危険を回避する。 【構成】複数のデータ信号を選択する第１の入力ゲート
２０と、第１の入力ゲート２０の出力を１つの入力とす
る第１反転ゲート２と、縦積みインバータの構成を持
ち、複数のクロック信号ＣＬＫ１，ＣＬＫ２およびその
各々の反転信号ＣＬＫ１Ｂ，ＣＬＫ２Ｂ並びに第１反転
ゲート２の出力を入力とし、出力端子を第１の入力ゲー
ト２０の出力端子と接続した第１帰還ゲート３０と、縦
積みインバータの構成を持ち、複数のクロック信号ＣＬ
Ｋ１，ＣＬＫ２およびその各々の反転信号ＣＬＫ１Ｂ，
ＣＬＫ２Ｂ並びに第１入力ゲート２０の出力を入力とす
る第２入力ゲート５０と、第２入力ゲート５０の出力を
入力とする第２反転ゲート３と、縦積みインバータの構
成を持つ第２帰還ゲート６０とを有する。
各ゲートの制御信号の位相合わせを回路中に潜在的に組
み込むことによって、データの筒抜け危険を回避する。 【構成】複数のデータ信号を選択する第１の入力ゲート
２０と、第１の入力ゲート２０の出力を１つの入力とす
る第１反転ゲート２と、縦積みインバータの構成を持
ち、複数のクロック信号ＣＬＫ１，ＣＬＫ２およびその
各々の反転信号ＣＬＫ１Ｂ，ＣＬＫ２Ｂ並びに第１反転
ゲート２の出力を入力とし、出力端子を第１の入力ゲー
ト２０の出力端子と接続した第１帰還ゲート３０と、縦
積みインバータの構成を持ち、複数のクロック信号ＣＬ
Ｋ１，ＣＬＫ２およびその各々の反転信号ＣＬＫ１Ｂ，
ＣＬＫ２Ｂ並びに第１入力ゲート２０の出力を入力とす
る第２入力ゲート５０と、第２入力ゲート５０の出力を
入力とする第２反転ゲート３と、縦積みインバータの構
成を持つ第２帰還ゲート６０とを有する。
Description
【０００１】
【産業上の利用分野】本発明は記憶回路に関し、特に、
クロック信号とデータ信号の組を複数組入力とし、任意
のクロック信号とデータ信号の組を選択的に用いてデー
タの保持及び出力を行う、複数入力の記憶回路に関す
る。
クロック信号とデータ信号の組を複数組入力とし、任意
のクロック信号とデータ信号の組を選択的に用いてデー
タの保持及び出力を行う、複数入力の記憶回路に関す
る。
【０００２】
【従来の技術】この種の従来の記憶回路を図を用いて説
明する。図３は従来の技術による記憶回路の一例の回路
図である。この回路は２系統の入力（データ信号ＩＮ１
およびクロック信号ＣＬＫ１並びにデータ信号ＩＮ２お
よびクロック信号ＣＬＫ２）を持ち、選択しない系統の
クロック信号を論理値１に固定することにより、選択し
た系統のクロック信号の立ち上がりエッジに同期して同
系統のデータを保持，出力するような回路の例である。
この回路は、大別して入力回路４と、立ち上がりエッジ
トリガのラッチ５とよりなる。
明する。図３は従来の技術による記憶回路の一例の回路
図である。この回路は２系統の入力（データ信号ＩＮ１
およびクロック信号ＣＬＫ１並びにデータ信号ＩＮ２お
よびクロック信号ＣＬＫ２）を持ち、選択しない系統の
クロック信号を論理値１に固定することにより、選択し
た系統のクロック信号の立ち上がりエッジに同期して同
系統のデータを保持，出力するような回路の例である。
この回路は、大別して入力回路４と、立ち上がりエッジ
トリガのラッチ５とよりなる。
【０００３】まず最初に、１入力のラッチ５について説
明する。本ラッチは第１保持回路１２と、第２保持回路
４２と、出力回路１よりなり、クロックの立ち上がりの
エッジに同期してデータを保持，出力する。第１保持回
路１２では、入力信号をクロック信号ＣＬＫの反転信号
ＣＬＫＢにより制御される第１入力ゲート２２より入力
し、第１反転ゲート２と第１帰還ゲート３２とで構成さ
れる第１の帰還ループによりその値の反転信号を保持す
る。第２保持回路４２では、第１保持回路１２の出力を
クロック信号ＣＬＫにより制御される第２入力ゲート５
２より入力し、第２反転ゲート３と第２帰還ゲート６２
とで構成される第２帰還ループによりその値の反転信
号、すなわち最初の入力信号の値を保持する。また、出
力回路１は、次段の負荷（図示せず）を駆動するととも
に第２の帰還ループの動作を保証する。ここで、第１反
転ゲート２および第２反転ゲート３はインバータの構成
を持ち、第１帰還ゲート３３および第２帰還ゲート６２
はクロックドインバータの構成を持つゲートである。
明する。本ラッチは第１保持回路１２と、第２保持回路
４２と、出力回路１よりなり、クロックの立ち上がりの
エッジに同期してデータを保持，出力する。第１保持回
路１２では、入力信号をクロック信号ＣＬＫの反転信号
ＣＬＫＢにより制御される第１入力ゲート２２より入力
し、第１反転ゲート２と第１帰還ゲート３２とで構成さ
れる第１の帰還ループによりその値の反転信号を保持す
る。第２保持回路４２では、第１保持回路１２の出力を
クロック信号ＣＬＫにより制御される第２入力ゲート５
２より入力し、第２反転ゲート３と第２帰還ゲート６２
とで構成される第２帰還ループによりその値の反転信
号、すなわち最初の入力信号の値を保持する。また、出
力回路１は、次段の負荷（図示せず）を駆動するととも
に第２の帰還ループの動作を保証する。ここで、第１反
転ゲート２および第２反転ゲート３はインバータの構成
を持ち、第１帰還ゲート３３および第２帰還ゲート６２
はクロックドインバータの構成を持つゲートである。
【０００４】第１入力ゲート２２及び第２入力ゲート５
２は共にクロックドインバータの構成を持ち、クロック
信号ＣＬＫが論理値０の帰還は第１入力ゲート２２が導
通し、第２入力ゲート５２が遮断する。これによって、
データ信号を第１帰還ループに保持しながら、第２帰還
ループでは前サイクルのデータを保持、出力し続ける。
クロック信号ＣＬＫが論理値１の期間は、第１入力ゲー
ト２２が遮断し第２入力ゲート５２が導通する。よっ
て、データ信号は記憶回路から切り離され、同時に第１
帰還ループに保持されていたデータが第２帰還ループへ
伝播する。第２帰還ループはこれを保持、出力する。
２は共にクロックドインバータの構成を持ち、クロック
信号ＣＬＫが論理値０の帰還は第１入力ゲート２２が導
通し、第２入力ゲート５２が遮断する。これによって、
データ信号を第１帰還ループに保持しながら、第２帰還
ループでは前サイクルのデータを保持、出力し続ける。
クロック信号ＣＬＫが論理値１の期間は、第１入力ゲー
ト２２が遮断し第２入力ゲート５２が導通する。よっ
て、データ信号は記憶回路から切り離され、同時に第１
帰還ループに保持されていたデータが第２帰還ループへ
伝播する。第２帰還ループはこれを保持、出力する。
【０００５】以上の動作により、クロック信号ＣＬＫが
論理値０から論理値１に変化する時点を境に、変化前の
データ信号を変化後１サイクルの期間出力し続けること
ができる。尚、クロックドインバータとは、制御信号が
論理値１の場合にのみインバータとして動作し、制御信
号が論理値０の場合には出力が高抵抗となるような論理
ゲートのことである。
論理値０から論理値１に変化する時点を境に、変化前の
データ信号を変化後１サイクルの期間出力し続けること
ができる。尚、クロックドインバータとは、制御信号が
論理値１の場合にのみインバータとして動作し、制御信
号が論理値０の場合には出力が高抵抗となるような論理
ゲートのことである。
【０００６】次に、入力回路４について説明する。この
入力回路は、２系統のデータから１系統のデータを選択
し、上述の１入力のラッチへ出力するものである。この
回路に入力された２系統のクロック信号ＣＬＫ１，ＣＬ
Ｋ２は、ＮＡＮＤゲート３０１とインバータ３０２とで
構成される論理積ゲートに入力され、１系統に変換され
る。また、データ信号ＩＮ１，ＩＮ２は、３つのＮＯＲ
ゲート３０３，３０４，３０５で構成される選択ゲート
により１系統に変換される。
入力回路は、２系統のデータから１系統のデータを選択
し、上述の１入力のラッチへ出力するものである。この
回路に入力された２系統のクロック信号ＣＬＫ１，ＣＬ
Ｋ２は、ＮＡＮＤゲート３０１とインバータ３０２とで
構成される論理積ゲートに入力され、１系統に変換され
る。また、データ信号ＩＮ１，ＩＮ２は、３つのＮＯＲ
ゲート３０３，３０４，３０５で構成される選択ゲート
により１系統に変換される。
【０００７】この選択ゲートは、制御信号が論理値０の
場合にアクティブとなるようなマルチプレクサの構成を
持つ。
場合にアクティブとなるようなマルチプレクサの構成を
持つ。
【０００８】例えば、クロック信号ＣＬＫ１とデータ信
号ＩＮ１との組を使いたい場合は、クロック信号ＣＬＫ
２を論理値１に固定する。この場合、ＮＡＮＤゲート３
０１とインバータ３０２とよりなる論理積ゲートは常に
クロック信号ＣＬＫ１を出力する。また、クロック信号
ＣＬＫ２が常に論理値１であるので、ＮＯＲゲート３０
４は常に論理値０を出力し、これによりＮＯＲゲート３
０５は常にＮＯＲゲート３０４の出力を出力する。すな
わち、クロック信号ＣＬＫはクロック信号ＣＬＫ１とな
り、ＮＯＲゲート３０５の出力はデータ信号ＩＮ１とな
る。以上のようにして、複数入力の記憶回路を実現す
る。
号ＩＮ１との組を使いたい場合は、クロック信号ＣＬＫ
２を論理値１に固定する。この場合、ＮＡＮＤゲート３
０１とインバータ３０２とよりなる論理積ゲートは常に
クロック信号ＣＬＫ１を出力する。また、クロック信号
ＣＬＫ２が常に論理値１であるので、ＮＯＲゲート３０
４は常に論理値０を出力し、これによりＮＯＲゲート３
０５は常にＮＯＲゲート３０４の出力を出力する。すな
わち、クロック信号ＣＬＫはクロック信号ＣＬＫ１とな
り、ＮＯＲゲート３０５の出力はデータ信号ＩＮ１とな
る。以上のようにして、複数入力の記憶回路を実現す
る。
【０００９】近年、半導体集積回路の大規模化・複雑化
に伴い、集積回路内部の詳細な評価が困難となってきて
おり、自信の評価の為の装置を内部に組み込む集積回路
が増えてきた。中でもスキャンパスと呼ばれる方式は、
比較的構成が単純であり評価方法も容易であるので、多
くの半導体集積回路に採用されている。
に伴い、集積回路内部の詳細な評価が困難となってきて
おり、自信の評価の為の装置を内部に組み込む集積回路
が増えてきた。中でもスキャンパスと呼ばれる方式は、
比較的構成が単純であり評価方法も容易であるので、多
くの半導体集積回路に採用されている。
【００１０】スキャンパス方式とは、評価対象となるラ
ッチやレジスタを数珠つなぎにして、各内容をシリアル
なデータとして出力することにより、集積回路内部を評
価する手法である。この方法では、通常動作時には各ラ
ッチはシステムのクロック信号に同期してそれぞれ入力
されたデータを保持・出力するが、テスト時にはテスト
のクロック信号に同期して、数珠つなぎとなった各ラッ
チがそれぞれ内容を次のラッチへずらすことにより、各
内容をシリアルなデータとして出力する。従って、本機
能を実現するためには、通常の論理接続と近接のラッチ
との接続を選択的に使い分ける記憶回路が必要となる。
ッチやレジスタを数珠つなぎにして、各内容をシリアル
なデータとして出力することにより、集積回路内部を評
価する手法である。この方法では、通常動作時には各ラ
ッチはシステムのクロック信号に同期してそれぞれ入力
されたデータを保持・出力するが、テスト時にはテスト
のクロック信号に同期して、数珠つなぎとなった各ラッ
チがそれぞれ内容を次のラッチへずらすことにより、各
内容をシリアルなデータとして出力する。従って、本機
能を実現するためには、通常の論理接続と近接のラッチ
との接続を選択的に使い分ける記憶回路が必要となる。
【００１１】通常動作とテスト次の動作の選択の方法は
幾つか考えられるが、本発明に関連するのは、通常動作
時にはテスト用のクロック信号を停止、テスト次には通
常動作時のクロック信号を停止するという、全も単純な
形式により各々の動作を選択するような場合に特に適し
た記憶回路である。
幾つか考えられるが、本発明に関連するのは、通常動作
時にはテスト用のクロック信号を停止、テスト次には通
常動作時のクロック信号を停止するという、全も単純な
形式により各々の動作を選択するような場合に特に適し
た記憶回路である。
【００１２】
【発明が解決しようとする課題】上述した従来の構成を
用いた例では、クロック信号に論理ゲートを介した信号
を必要とし、またデータの選択も別系統の回路を用いて
いるため、第１に、クロック信号が単一系統の通常の記
憶回路に対してＮＡＮＤゲート３０１およびインバータ
３０２の伝播遅延分遅れることにより、毎サイクルこの
クロック信号のずれの分を無駄にしてしまうこと、第２
に、データ信号とクロック信号とが別の論理を通るた
め、セットアップ・ホールドに対するタイミングの設計
が困難になること、等の問題点があった。
用いた例では、クロック信号に論理ゲートを介した信号
を必要とし、またデータの選択も別系統の回路を用いて
いるため、第１に、クロック信号が単一系統の通常の記
憶回路に対してＮＡＮＤゲート３０１およびインバータ
３０２の伝播遅延分遅れることにより、毎サイクルこの
クロック信号のずれの分を無駄にしてしまうこと、第２
に、データ信号とクロック信号とが別の論理を通るた
め、セットアップ・ホールドに対するタイミングの設計
が困難になること、等の問題点があった。
【００１３】特に、最近の高速半導体集積回路では、ク
ロック信号のスキューや遅延が常に設計のネックであ
り、クロック信号の駆動回路・伝播経路などの設計には
細心の注意が払われている。従って、クロック信号にゲ
ートを介することや、そのタイミングの規則性を乱すよ
うな回路構成は、設計の負荷を増大させるため、問題と
なっている。
ロック信号のスキューや遅延が常に設計のネックであ
り、クロック信号の駆動回路・伝播経路などの設計には
細心の注意が払われている。従って、クロック信号にゲ
ートを介することや、そのタイミングの規則性を乱すよ
うな回路構成は、設計の負荷を増大させるため、問題と
なっている。
【００１４】
【課題を解決するための手段】本発明の記憶回路は、複
数のクロック信号と、それぞれが前記複数のクロック信
号のそれぞれと対をなす複数のデータ信号とを入力と
し、任意の一組のクロック信号とデータ信号を選択的に
用いてデータを記憶し出力する複数入力の記憶回路にお
いて、前記複数のクロック信号と前記複数のデータ信号
とを入力とし、前記複数のクロック信号により前記複数
のデータ信号から１つのデータ信号を選択して出力する
第１の入力ゲートと、第１の反転ゲートと第１の帰還ゲ
ートとを、それぞれの入力端子と相手の出力端子とを互
いに接続し、前記第１の反転ゲートの入力端子と前記第
１の帰還ゲートの出力端子とを前記第１の入力ゲートの
出力端子に接続した構成の第１の帰還ループと、前記第
１の入力ゲートの出力を入力としこれを反転して出力す
る第２の入力ゲートと、第２の反転ゲートと第２の帰還
ゲートとを、それぞれの入力端子と相手の出力端子とを
互いに接続し、前記第２の反転ゲートの入力端子と前記
第２の帰還ゲートの出力端子とを前記第２の入力ゲート
の出力端子に接続した構成の第２の帰還ループとを備
え、前記第１の帰還ゲートが、前記複数のクロック信号
の反転信号のそれぞれをそれぞれのゲート入力とするｎ
チャンネル型ＭＯＳトランジスタを直列にした直列回路
と前記第１の反転ゲートの出力をゲート入力とするｎチ
ャンネル型ＭＯＳトランジスタとを直列接続してなる第
１のトランジスタ列と、前記複数のクロック信号のそれ
ぞれをそれぞれのゲート入力とするｐチャンネル型ＭＯ
Ｓトランジスタを直列にした直列回路と前記第１の反転
ゲートの出力をゲート入力とするｐチャンネル型ＭＯＳ
トランジスタとを直列接続してなる第２のトランジスタ
列とを有し、前記第１のトランジスタ列の最端部のドレ
イン電極と前記第２のトランジスタの最端部のドレイン
電極とを接続として出力端子とし、前記第１のトランジ
スタ列の最端部のソース電極を接地電位に固定し、前記
第２のトランジスタ列の最端部のソース電極を高位電源
電位に固定した構成であり、前記第２の入力ゲートが、
前記複数のクロック信号のそれぞれをそれぞれゲート入
力とするｎチャンネル型ＭＯＳトランジスタを直列にし
た直列回路と前記第１の入力ゲートの出力をゲート入力
とするｎチャンネル型ＭＯＳトランジスタとを直列接続
してなる第３のトランジスタ列と、前記複数のクロック
信号の反転信号のそれぞれをそれぞれのゲート入力とす
るｐチャンネル型ＭＯＳトランジスタを直列にした直列
回路と前記第１の入力ゲートの出力をゲート入力とする
ｐチャンネル型ＭＯＳトランジスタとからなる第４のト
ランジスタ列とを有し、前記第３のトランジスタ列の最
端部のドレイン電極と前記第４のトランジスタ列の最端
部のドレイン電極とを接続して出力端子とし、前記第３
のトランジスタ列の最端部のソース電極を前記接地電位
に固定し、前記第４のトランジスタ列の最端部のソース
電極を前記高位電源電位に固定した構成であり、前記第
２の帰還ゲートが、前記複数のクロック信号のそれぞれ
をそれぞれのゲート入力とするｎチャンネル型ＭＯＳト
ランジスタを並列にした並列回路と前記第２の反転ゲー
トの出力をゲート入力とするｎチャンネル型ＭＯＳトラ
ンジスタとを直列に接続してなる第５のトランジスタ列
と、前記複数のクロック信号の反転信号のそれぞれをそ
れぞれのゲート入力とするｐチャンネル型ＭＯＳトラン
ジスタを並列にした並列回路と前記第２の反転ゲートの
出力をゲート入力とするｐチャンネル型ＭＯＳトランジ
スタとを直列に接続してなる第６のトランジスタ列とを
有し、前記第５のトランジスタ列の最端部のドレイン電
極と前記第６のトランジスタ列の最端部のドレイン電極
とを接続して出力端子とし、前記第５のトランジスタ列
の最端部のソース電極を前記接地電位に固定し、前記第
６のトランジスタ列の最端部のソース電極を前記高位電
源電位に固定した構成であることを特徴とする。
数のクロック信号と、それぞれが前記複数のクロック信
号のそれぞれと対をなす複数のデータ信号とを入力と
し、任意の一組のクロック信号とデータ信号を選択的に
用いてデータを記憶し出力する複数入力の記憶回路にお
いて、前記複数のクロック信号と前記複数のデータ信号
とを入力とし、前記複数のクロック信号により前記複数
のデータ信号から１つのデータ信号を選択して出力する
第１の入力ゲートと、第１の反転ゲートと第１の帰還ゲ
ートとを、それぞれの入力端子と相手の出力端子とを互
いに接続し、前記第１の反転ゲートの入力端子と前記第
１の帰還ゲートの出力端子とを前記第１の入力ゲートの
出力端子に接続した構成の第１の帰還ループと、前記第
１の入力ゲートの出力を入力としこれを反転して出力す
る第２の入力ゲートと、第２の反転ゲートと第２の帰還
ゲートとを、それぞれの入力端子と相手の出力端子とを
互いに接続し、前記第２の反転ゲートの入力端子と前記
第２の帰還ゲートの出力端子とを前記第２の入力ゲート
の出力端子に接続した構成の第２の帰還ループとを備
え、前記第１の帰還ゲートが、前記複数のクロック信号
の反転信号のそれぞれをそれぞれのゲート入力とするｎ
チャンネル型ＭＯＳトランジスタを直列にした直列回路
と前記第１の反転ゲートの出力をゲート入力とするｎチ
ャンネル型ＭＯＳトランジスタとを直列接続してなる第
１のトランジスタ列と、前記複数のクロック信号のそれ
ぞれをそれぞれのゲート入力とするｐチャンネル型ＭＯ
Ｓトランジスタを直列にした直列回路と前記第１の反転
ゲートの出力をゲート入力とするｐチャンネル型ＭＯＳ
トランジスタとを直列接続してなる第２のトランジスタ
列とを有し、前記第１のトランジスタ列の最端部のドレ
イン電極と前記第２のトランジスタの最端部のドレイン
電極とを接続として出力端子とし、前記第１のトランジ
スタ列の最端部のソース電極を接地電位に固定し、前記
第２のトランジスタ列の最端部のソース電極を高位電源
電位に固定した構成であり、前記第２の入力ゲートが、
前記複数のクロック信号のそれぞれをそれぞれゲート入
力とするｎチャンネル型ＭＯＳトランジスタを直列にし
た直列回路と前記第１の入力ゲートの出力をゲート入力
とするｎチャンネル型ＭＯＳトランジスタとを直列接続
してなる第３のトランジスタ列と、前記複数のクロック
信号の反転信号のそれぞれをそれぞれのゲート入力とす
るｐチャンネル型ＭＯＳトランジスタを直列にした直列
回路と前記第１の入力ゲートの出力をゲート入力とする
ｐチャンネル型ＭＯＳトランジスタとからなる第４のト
ランジスタ列とを有し、前記第３のトランジスタ列の最
端部のドレイン電極と前記第４のトランジスタ列の最端
部のドレイン電極とを接続して出力端子とし、前記第３
のトランジスタ列の最端部のソース電極を前記接地電位
に固定し、前記第４のトランジスタ列の最端部のソース
電極を前記高位電源電位に固定した構成であり、前記第
２の帰還ゲートが、前記複数のクロック信号のそれぞれ
をそれぞれのゲート入力とするｎチャンネル型ＭＯＳト
ランジスタを並列にした並列回路と前記第２の反転ゲー
トの出力をゲート入力とするｎチャンネル型ＭＯＳトラ
ンジスタとを直列に接続してなる第５のトランジスタ列
と、前記複数のクロック信号の反転信号のそれぞれをそ
れぞれのゲート入力とするｐチャンネル型ＭＯＳトラン
ジスタを並列にした並列回路と前記第２の反転ゲートの
出力をゲート入力とするｐチャンネル型ＭＯＳトランジ
スタとを直列に接続してなる第６のトランジスタ列とを
有し、前記第５のトランジスタ列の最端部のドレイン電
極と前記第６のトランジスタ列の最端部のドレイン電極
とを接続して出力端子とし、前記第５のトランジスタ列
の最端部のソース電極を前記接地電位に固定し、前記第
６のトランジスタ列の最端部のソース電極を前記高位電
源電位に固定した構成であることを特徴とする。
【００１５】
【実施例】次に本発明の好適な実施例について説明す
る。図１は、本発明の第１の実施例の回路図である。
尚、本実施例は、図３に示した従来の技術による記憶回
路と同様に、第１の入力系統として、クロック信号ＣＬ
Ｋ１とこのクロック信号の反転信号ＣＬＫ１Ｂとデータ
信号ＩＮ１とを持ち、第２の入力系統として、クロック
信号ＣＬＫ２とこのクロック信号の反転信号ＣＬＫ２Ｂ
とデータ信号ＩＮ２とを持つ。そして、一方の系統のク
ロック信号を論理値１に固定することによって、他方の
系統でクロック信号の立ち上がりエッジに同期してデー
タ信号を保持、出力する。
る。図１は、本発明の第１の実施例の回路図である。
尚、本実施例は、図３に示した従来の技術による記憶回
路と同様に、第１の入力系統として、クロック信号ＣＬ
Ｋ１とこのクロック信号の反転信号ＣＬＫ１Ｂとデータ
信号ＩＮ１とを持ち、第２の入力系統として、クロック
信号ＣＬＫ２とこのクロック信号の反転信号ＣＬＫ２Ｂ
とデータ信号ＩＮ２とを持つ。そして、一方の系統のク
ロック信号を論理値１に固定することによって、他方の
系統でクロック信号の立ち上がりエッジに同期してデー
タ信号を保持、出力する。
【００１６】まず最初に、本実施例で用いる縦積みイン
バータ及び横積みインバータについて説明する。縦積み
インバータとは、図１中、６つのＭＯＳトランジスタ１
３１，１３２，１３３，１３４，１３５，１３６で示し
たような構成を持つ論理ゲートである。図のように、３
つのｐチャンネルＭＯＳトランジスタ１３１，１３２，
１３３が縦積みに配置され一方の端が電源電位に接続さ
れたトランジスタ列と、３つのｎチャンネルＭＯＳトラ
ンジスタ１３４，１３５，１３６が縦積みに配置され、
一方の端が接地電位に接続されたトランジスタ列とを持
つ。トランジスタ１３４及び１３１が第１クロック信号
ＣＬＫ１及びその反転信号ＣＬＫ１Ｂによって制御さ
れ、トランジスタ１３６及び１３３が第２クロック信号
ＣＬＫ２及びその反転信号ＣＬＫ２Ｂによって制御され
ている。従って、この縦積みインバータは、クロック信
号ＣＬＫ１及びＣＬＫ２が共に論理値１の場合にのみイ
ンバータとして動作しその他の場合には出力は高抵抗と
なる。尚、この縦積みインバータは、クロックドインバ
ータ１１１，１１２で構成される第１の入力ゲート２０
を制御するクロック信号と同相のクロック信号で制御さ
れるので、この記憶回路にデータの筒抜けは発生しな
い。
バータ及び横積みインバータについて説明する。縦積み
インバータとは、図１中、６つのＭＯＳトランジスタ１
３１，１３２，１３３，１３４，１３５，１３６で示し
たような構成を持つ論理ゲートである。図のように、３
つのｐチャンネルＭＯＳトランジスタ１３１，１３２，
１３３が縦積みに配置され一方の端が電源電位に接続さ
れたトランジスタ列と、３つのｎチャンネルＭＯＳトラ
ンジスタ１３４，１３５，１３６が縦積みに配置され、
一方の端が接地電位に接続されたトランジスタ列とを持
つ。トランジスタ１３４及び１３１が第１クロック信号
ＣＬＫ１及びその反転信号ＣＬＫ１Ｂによって制御さ
れ、トランジスタ１３６及び１３３が第２クロック信号
ＣＬＫ２及びその反転信号ＣＬＫ２Ｂによって制御され
ている。従って、この縦積みインバータは、クロック信
号ＣＬＫ１及びＣＬＫ２が共に論理値１の場合にのみイ
ンバータとして動作しその他の場合には出力は高抵抗と
なる。尚、この縦積みインバータは、クロックドインバ
ータ１１１，１１２で構成される第１の入力ゲート２０
を制御するクロック信号と同相のクロック信号で制御さ
れるので、この記憶回路にデータの筒抜けは発生しな
い。
【００１７】横積みインバータとは、図１中、６つのト
ランジスタ１６１，１６２，１６３，１６４，１６５，
１６６で示したような構成を持つ論理ゲートである。図
のように、ｐチャンネルＭＯＳトラジスタ１６１及び１
６２が横積みに配置され、一端が電源電位に固定され他
端がｐチャンネルＭＯＳトランジスタ１６３に縦積みに
接続された構成と、ｎチャンネルＭＯＳトランジスタ１
６４及び１６５が横積みに配置され、一端が接地電位に
固定され他端がｎチャンネルＭＯＳトランジスタ１６６
に縦積みに接続された構成を持つ。トランジスタ１６１
及び１６４が第１クロック信号ＣＬＫ１及びその反転信
号ＣＬＫ１Ｂにより制御され、トランジスタ１６２及び
１６５が第２クロック信号ＣＬＫ２及びその反転信号Ｃ
ＬＫ２Ｂにより制御されている。従って、本横積みイバ
ータはクロック信号ＣＬＫ１及びＣＬＫ２のうちのどち
らか一方が論理値１の場合にインバータとして動作し、
共に論理値０の場合のみ出力は高抵抗となる。尚この場
合も、上記の縦積みインバータと同様に、第１入力ゲー
ト２０の制御クロック信号と同相で動作する。
ランジスタ１６１，１６２，１６３，１６４，１６５，
１６６で示したような構成を持つ論理ゲートである。図
のように、ｐチャンネルＭＯＳトラジスタ１６１及び１
６２が横積みに配置され、一端が電源電位に固定され他
端がｐチャンネルＭＯＳトランジスタ１６３に縦積みに
接続された構成と、ｎチャンネルＭＯＳトランジスタ１
６４及び１６５が横積みに配置され、一端が接地電位に
固定され他端がｎチャンネルＭＯＳトランジスタ１６６
に縦積みに接続された構成を持つ。トランジスタ１６１
及び１６４が第１クロック信号ＣＬＫ１及びその反転信
号ＣＬＫ１Ｂにより制御され、トランジスタ１６２及び
１６５が第２クロック信号ＣＬＫ２及びその反転信号Ｃ
ＬＫ２Ｂにより制御されている。従って、本横積みイバ
ータはクロック信号ＣＬＫ１及びＣＬＫ２のうちのどち
らか一方が論理値１の場合にインバータとして動作し、
共に論理値０の場合のみ出力は高抵抗となる。尚この場
合も、上記の縦積みインバータと同様に、第１入力ゲー
ト２０の制御クロック信号と同相で動作する。
【００１８】以下、本実施例の動作についての詳細な説
明をするが、説明の簡易化のため、第１クロック信号Ｃ
ＬＫ１とデータ信号ＩＮ１との組に関して保持動作を行
わせる場合を考えることとする。すなわち、第２クロッ
ク信号ＣＬＫ２は常に論理値１、その反転信号ＣＬＫ２
Ｂは常に論理値０であるものと仮定する。
明をするが、説明の簡易化のため、第１クロック信号Ｃ
ＬＫ１とデータ信号ＩＮ１との組に関して保持動作を行
わせる場合を考えることとする。すなわち、第２クロッ
ク信号ＣＬＫ２は常に論理値１、その反転信号ＣＬＫ２
Ｂは常に論理値０であるものと仮定する。
【００１９】第１入力ゲート２０は２系統のデータ信号
のうちいずれか一方を選択する。この場合、クロック信
号ＣＬＫ２Ｂによって制御されるクロックドインバータ
１１２は常に遮断状態となり、第２データ信号ＩＮ２は
記憶回路から遮断される。すなわち、第１データ信号Ｉ
Ｎ１を入力とし、第１クロック信号ＣＬＫ１の反転信号
ＣＬＫ１Ｂにより制御されるクロックドイバータと等価
となる。
のうちいずれか一方を選択する。この場合、クロック信
号ＣＬＫ２Ｂによって制御されるクロックドインバータ
１１２は常に遮断状態となり、第２データ信号ＩＮ２は
記憶回路から遮断される。すなわち、第１データ信号Ｉ
Ｎ１を入力とし、第１クロック信号ＣＬＫ１の反転信号
ＣＬＫ１Ｂにより制御されるクロックドイバータと等価
となる。
【００２０】第１帰還ループは、第１反転ゲート２及び
第１帰還ゲート３０を構成するトランジスタ１３１，１
３２，１３３，１３４，１３５，１３６よりなり、図３
に示す従来の技術による記憶回路における第１帰還ルー
プと同様に、第１入力ゲート（クロックドインバータ１
１１）の出力を保持する。第１帰還ゲート３０は、この
場合、クロック信号ＣＬＫ２及びＣＬＫ２Ｂによってそ
れぞれ制御されるトランジスタ１３６，１３３が共に導
通状態となっている。これは、第１反転ゲート２の出力
を入力とし第１クロック信号ＣＬＫ１により制御される
クロックドインバータに等しい。よって、図３に示す従
来の記憶回路における第１帰還ループと等価な回路とな
る。
第１帰還ゲート３０を構成するトランジスタ１３１，１
３２，１３３，１３４，１３５，１３６よりなり、図３
に示す従来の技術による記憶回路における第１帰還ルー
プと同様に、第１入力ゲート（クロックドインバータ１
１１）の出力を保持する。第１帰還ゲート３０は、この
場合、クロック信号ＣＬＫ２及びＣＬＫ２Ｂによってそ
れぞれ制御されるトランジスタ１３６，１３３が共に導
通状態となっている。これは、第１反転ゲート２の出力
を入力とし第１クロック信号ＣＬＫ１により制御される
クロックドインバータに等しい。よって、図３に示す従
来の記憶回路における第１帰還ループと等価な回路とな
る。
【００２１】第２入力ゲート５０を構成する６つのＭＯ
Ｓトランジスタ１４１，１４２，１４３，１４４，１４
５，１４６は、図３に示す従来の記憶回路における第２
入力ゲート５２と同様に、第１入力ゲート（クロックド
インバータ１１１）の出力を第２帰還ループへ伝播させ
る。この場合、クロック信号ＣＬＫ２及びＣＬＫ２Ｂに
よってそれぞれ制御されるトランジスタ１４３，１４６
は共に導通状態となっている。これは、第１入力ゲート
（クロックドインバータ１１１）の出力を入力とし、第
１クロック信号ＣＬＫ１により制御されるクロックドイ
ンバータに等しい。よって、図３に示す従来の記憶回路
における第２入力ゲート５２と等価な回路となる。
Ｓトランジスタ１４１，１４２，１４３，１４４，１４
５，１４６は、図３に示す従来の記憶回路における第２
入力ゲート５２と同様に、第１入力ゲート（クロックド
インバータ１１１）の出力を第２帰還ループへ伝播させ
る。この場合、クロック信号ＣＬＫ２及びＣＬＫ２Ｂに
よってそれぞれ制御されるトランジスタ１４３，１４６
は共に導通状態となっている。これは、第１入力ゲート
（クロックドインバータ１１１）の出力を入力とし、第
１クロック信号ＣＬＫ１により制御されるクロックドイ
ンバータに等しい。よって、図３に示す従来の記憶回路
における第２入力ゲート５２と等価な回路となる。
【００２２】第２帰還ループは、第２反転ゲート３及び
第２帰還ゲート６０を構成する６つのＭＯＳトランジス
タ１６１，１６２，１６３，１６４，１６５，１６６よ
りなり、図３に示す従来の記憶回路における第２帰還ル
ープと同様に、第２入力ゲート５０の出力を保持する。
第２帰還ゲート６０は、この場合、クロック信号ＣＬＫ
２及びＣＬＫ２Ｂによってそれぞれ制御されるトランジ
スタ１６２，１６５が共に遮断状態となっている。これ
は、第２反転ゲート３の出力を入力とし、第１クロック
信号ＣＬＫ１により制御されるクロックドインバータに
等しい。よって、図３に示す従来の記憶回路における第
２帰還ループと等価な回路となる。
第２帰還ゲート６０を構成する６つのＭＯＳトランジス
タ１６１，１６２，１６３，１６４，１６５，１６６よ
りなり、図３に示す従来の記憶回路における第２帰還ル
ープと同様に、第２入力ゲート５０の出力を保持する。
第２帰還ゲート６０は、この場合、クロック信号ＣＬＫ
２及びＣＬＫ２Ｂによってそれぞれ制御されるトランジ
スタ１６２，１６５が共に遮断状態となっている。これ
は、第２反転ゲート３の出力を入力とし、第１クロック
信号ＣＬＫ１により制御されるクロックドインバータに
等しい。よって、図３に示す従来の記憶回路における第
２帰還ループと等価な回路となる。
【００２３】インバータ１Ａ，１Ｂは、出力用のバッフ
ァを構成し、次段の負荷回路を駆動すると同時に第２帰
還ループの負荷を軽減する。
ァを構成し、次段の負荷回路を駆動すると同時に第２帰
還ループの負荷を軽減する。
【００２４】以上のようにして、本実施例は第２クロッ
ク信号ＣＬＫ２が論理値１の場合、第１データ信号ＩＮ
１をデータ信号とし、第１クロック信号ＣＬＫ１をクロ
ック信号とする通常の１入力の立ち上がりエッジトリガ
の記憶回路として動作する。
ク信号ＣＬＫ２が論理値１の場合、第１データ信号ＩＮ
１をデータ信号とし、第１クロック信号ＣＬＫ１をクロ
ック信号とする通常の１入力の立ち上がりエッジトリガ
の記憶回路として動作する。
【００２５】同様に、第１クロック信号ＣＬＫ１が論理
値１に固定されている場合には、第２データ信号ＩＮ２
をデータ信号とし、第２のクロック信号ＣＬＫ２をクロ
ック信号とした通常の１入力の立ち上がりエッジトリガ
の記憶回路として動作する。
値１に固定されている場合には、第２データ信号ＩＮ２
をデータ信号とし、第２のクロック信号ＣＬＫ２をクロ
ック信号とした通常の１入力の立ち上がりエッジトリガ
の記憶回路として動作する。
【００２６】本実施例では、第１入力ゲート２０の制御
信号と第２入力ゲート５０の制御信号は同相で動作する
ので、データの筒抜けの恐れがなくなる。クロック信号
が論理値１から論理値０に変化する場合を考えれば、第
１入力ゲートが導通する場合には同時に第２入力ゲート
は遮断されるので、データは筒抜けない。
信号と第２入力ゲート５０の制御信号は同相で動作する
ので、データの筒抜けの恐れがなくなる。クロック信号
が論理値１から論理値０に変化する場合を考えれば、第
１入力ゲートが導通する場合には同時に第２入力ゲート
は遮断されるので、データは筒抜けない。
【００２７】また、クロック信号とその反転信号との間
にスキューが存在しても、本発明による回路ではデータ
の筒抜けの恐れはない。非常になまったクロック信号及
びその反転信号を同時に変化するように入力したとき、
ｐチャンネルＭＯＳトラジスタとｎチャンネルＭＯＳト
ランジスタの閾値電圧の違いにより両チャンネルが同時
に導通するような場合にはデータの筒抜けが生じる可能
性が残されているが、この場合でも第１帰還ループと第
２入力ゲート５０との駆動能力の差の問題に帰着し、実
用的なクロック信号の波形と各ゲートの駆動力において
は問題ない。
にスキューが存在しても、本発明による回路ではデータ
の筒抜けの恐れはない。非常になまったクロック信号及
びその反転信号を同時に変化するように入力したとき、
ｐチャンネルＭＯＳトラジスタとｎチャンネルＭＯＳト
ランジスタの閾値電圧の違いにより両チャンネルが同時
に導通するような場合にはデータの筒抜けが生じる可能
性が残されているが、この場合でも第１帰還ループと第
２入力ゲート５０との駆動能力の差の問題に帰着し、実
用的なクロック信号の波形と各ゲートの駆動力において
は問題ない。
【００２８】よって、本実施例では、データ筒抜け防止
のための細かな調整やシュリングの際の再検証等が不要
である。
のための細かな調整やシュリングの際の再検証等が不要
である。
【００２９】次に、第２の実施例について説明する。図
２は本発明の第２の実施例の回路図である。本実施例
は、リセット信号ＲＳＴＢを入力として付加した例であ
る。本実施例は、リセット信号ＲＳＴＢが論理値１の場
合には第１の実施例で示した回路と同等の動作をし、リ
セット信号ＲＳＴＢが論理値０の場合には常に論理値０
を出力するものである。
２は本発明の第２の実施例の回路図である。本実施例
は、リセット信号ＲＳＴＢを入力として付加した例であ
る。本実施例は、リセット信号ＲＳＴＢが論理値１の場
合には第１の実施例で示した回路と同等の動作をし、リ
セット信号ＲＳＴＢが論理値０の場合には常に論理値０
を出力するものである。
【００３０】本実施例において、第１入力ゲート２０，
第１帰還ゲート３０，第２入力ゲート５０，第２反転ゲ
ート３，第２の帰還ゲート６０及び出力回路１は、第１
の実施例と同様の回路である。
第１帰還ゲート３０，第２入力ゲート５０，第２反転ゲ
ート３，第２の帰還ゲート６０及び出力回路１は、第１
の実施例と同様の回路である。
【００３１】第１の反転ゲート６は、一方の入力として
第１の入力ゲート２０の出力を持ち、他方の入力として
リセット信号ＲＳＴＢが論理値１の場合にはこのゲート
はインバータと等価な動作をし、本実施例は第１の実施
例と等価な回路となる。また、リセット信号ＲＳＴＢが
論理値０の場合には、第１反転ゲート６は常に１を出力
する。ゆえに、第１帰還ループは常に論理値１を保持
し、これにより第２帰還ループは常に論理値０を保持す
ることになる。従って、本実施例は常に論理値０を出力
する。
第１の入力ゲート２０の出力を持ち、他方の入力として
リセット信号ＲＳＴＢが論理値１の場合にはこのゲート
はインバータと等価な動作をし、本実施例は第１の実施
例と等価な回路となる。また、リセット信号ＲＳＴＢが
論理値０の場合には、第１反転ゲート６は常に１を出力
する。ゆえに、第１帰還ループは常に論理値１を保持
し、これにより第２帰還ループは常に論理値０を保持す
ることになる。従って、本実施例は常に論理値０を出力
する。
【００３２】以上のようにして、本実施例は、リセット
信号ＲＳＴＢを論理値０に固定することにより出力をリ
セットすることが可能な、２入力の立ち上がりエッジト
リガの記憶回路とし動作することができる。
信号ＲＳＴＢを論理値０に固定することにより出力をリ
セットすることが可能な、２入力の立ち上がりエッジト
リガの記憶回路とし動作することができる。
【００３３】これまでの説明では２系統のクロック信号
及びデータ信号を扱ってきたが、さらに多数のクロック
信号及びデータ信号を扱う場合にも同様の効果が得られ
る。すなわち、縦積みインバータについては第１及び第
２の制御信号により制御される縦積みトランジスタの段
数をクロック系統数分用意すること、横積みインバータ
については第１及び第２の制御信号により制御される横
積みトランジスタの段数を同じくクロックの系統数分用
意することにより、容易により多系統の回路へ応用でき
るものである。
及びデータ信号を扱ってきたが、さらに多数のクロック
信号及びデータ信号を扱う場合にも同様の効果が得られ
る。すなわち、縦積みインバータについては第１及び第
２の制御信号により制御される縦積みトランジスタの段
数をクロック系統数分用意すること、横積みインバータ
については第１及び第２の制御信号により制御される横
積みトランジスタの段数を同じくクロックの系統数分用
意することにより、容易により多系統の回路へ応用でき
るものである。
【００３４】また、本発明では立ち上がりエッジトリガ
の記憶回路を仮定してきたが、立ち下がりエッジの記憶
回路に関しても、クロック信号及びその反転信号を全て
入れ換えることにより容易に構成できる。
の記憶回路を仮定してきたが、立ち下がりエッジの記憶
回路に関しても、クロック信号及びその反転信号を全て
入れ換えることにより容易に構成できる。
【００３５】
【発明の効果】以上説明したように、本発明によれば、
第１の入力ゲートの制御信号と第２の入力ゲートの制御
信号は同相で動作するので、データが筒抜ける恐れがな
くなる。クロック信号が論理値１から論理値０に変化す
る場合を考えれば、第１の入力ゲートが導通する場合に
は同時に第２の入力ゲートは遮断されるので、データは
筒抜けない。
第１の入力ゲートの制御信号と第２の入力ゲートの制御
信号は同相で動作するので、データが筒抜ける恐れがな
くなる。クロック信号が論理値１から論理値０に変化す
る場合を考えれば、第１の入力ゲートが導通する場合に
は同時に第２の入力ゲートは遮断されるので、データは
筒抜けない。
【００３６】また、クロック信号とその反転信号の間に
スキューが存在しても、本発明による回路構成ではデー
タの筒抜けの恐れはない。
スキューが存在しても、本発明による回路構成ではデー
タの筒抜けの恐れはない。
【００３７】よって、本発明は、筒抜け防止のための細
かな調整やシュリングの際の再検証等が不要になるとい
う効果を有する。
かな調整やシュリングの際の再検証等が不要になるとい
う効果を有する。
【図１】本発明の第１の実施例の回路図である。
【図２】本発明の第２の実施例の回路図である。
【図３】従来の記憶回路の一例の回路図である。
１ 出力回路 １Ａ，１Ｂ インバータ ２，３，６ 反転ゲート ４ 入力回路 ５ ラッチ １０，１１，１２ 第１保持回路 ２０，２２ 第１入力ゲート ３０，３２ 第１帰還ゲート ４０，４２ 第２保持回路 ５０，５２ 第２入力ゲート ６０，６２ 第２帰還ゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/00 Ｅ 9184−5Ｊ
Claims (1)
- 【請求項１】 複数のクロック信号と、それぞれが前記
複数のクロック信号のそれぞれと対をなす複数のデータ
信号とを入力とし、任意の一組のクロック信号とデータ
信号を選択的に用いてデータを記憶し出力する複数入力
の記憶回路において、 前記複数のクロック信号と前記複数のデータ信号とを入
力とし、前記複数のクロック信号により前記複数のデー
タ信号から１つのデータ信号を選択して出力する第１の
入力ゲートと、 第１の反転ゲートと第１の帰還ゲートとを、それぞれの
入力端子と相手の出力端子とを互いに接続し、前記第１
の反転ゲートの入力端子と前記第１の帰還ゲートの出力
端子とを前記第１の入力ゲートの出力端子に接続した構
成の第１の帰還ループと、 前記第１の入力ゲートの出力を入力としこれを反転して
出力する第２の入力ゲートと、 第２の反転ゲートと第２の帰還ゲートとを、それぞれの
入力端子と相手の出力端子とを互いに接続し、前記第２
の反転ゲートの入力端子と前記第２の帰還ゲートの出力
端子とを前記第２の入力ゲートの出力端子に接続した構
成の第２の帰還ループとを備え、 前記第１の帰還ゲートが、前記複数のクロック信号の反
転信号のそれぞれをそれぞれのゲート入力とするｎチャ
ンネル型ＭＯＳトランジスタを直列にした直列回路と前
記第１の反転ゲートの出力をゲート入力とするｎチャン
ネル型ＭＯＳトランジスタとを直列接続してなる第１の
トランジスタ列と、前記複数のクロック信号のそれぞれ
をそれぞれのゲート入力とするｐチャンネル型ＭＯＳト
ランジスタを直列にした直列回路と前記第１の反転ゲー
トの出力をゲート入力とするｐチャンネル型ＭＯＳトラ
ンジスタとを直列接続してなる第２のトランジスタ列と
を有し、前記第１のトランジスタ列の最端部のドレイン
電極と前記第２のトランジスタ列の最端部のドレイン電
極とを接続として出力端子とし、前記第１のトランジス
タ列の最端部のソース電極を接地電位に固定し、前記第
２のトランジスタ列の最端部のソース電極を高位電源電
位に固定した構成であり、 前記第２の入力ゲートが、前記複数のクロック信号のそ
れぞれをそれぞれのゲート入力とするｎチャンネル型Ｍ
ＯＳトランジスタを直列にした直列回路と前記第１の入
力ゲートの出力をゲート入力とするｎチャンネル型ＭＯ
Ｓトランジスタとを直列接続してなる第３のトランジス
タ列と、前記複数のクロック信号の反転信号のそれぞれ
をそれぞれのゲート入力とするｐチャンネル型ＭＯＳト
ランジスタを直列にした直列回路と前記第１の入力ゲー
トの出力をゲート入力とするｐチャンネル型ＭＯＳトラ
ンジスタとからなる第４のトランジスタ列とを有し、前
記第３のトランジスタ列の最端部のドレイン電極と前記
第４のトランジスタ列の最端部のドレイン電極とを接続
して出力端子とし、前記第３のトランジスタ列の最端部
のソース電極を前記接地電位に固定し、前記第４のトラ
ンジスタ列の最端部のソース電極を前記高位電源電位に
固定した構成であり、 前記第２の帰還ゲートが、前記複数のクロック信号のそ
れぞれをそれぞれのゲート入力とするｎチャンネル型Ｍ
ＯＳトランジスタを並列にした並列回路と前記第２の反
転ゲートの出力をゲート入力とするｎチャンネル型ＭＯ
Ｓトランジスタとを直列に接続してなる第５のトランジ
スタ列と、前記複数のクロック信号の反転信号のそれぞ
れをそれぞれのゲート入力とするｐチャンネル型ＭＯＳ
トランジスタを並列にした並列回路と前記第２の反転ゲ
ートの出力をゲート入力とするｐチャンネル型ＭＯＳト
ランジスタとを直列に接続してなる第６のトランジスタ
列とを有し、前記第５のトランジスタ列の最端部のドレ
イン電極と前記第６のトランジスタ列の最端部のドレイ
ン電極とを接続して出力端子とし、前記第５のトランジ
スタ列の最端部のソース電極を前記接地電位に固定し、
前記第６のトランジスタ列の最端部のソース電極を前記
高位電源電位に固定した構成であることを特徴とする記
憶回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5016010A JP2985554B2 (ja) | 1993-02-03 | 1993-02-03 | 記憶回路 |
| EP94101614A EP0609874B1 (en) | 1993-02-03 | 1994-02-02 | Memory circuit having a plurality of input signals |
| DE69415697T DE69415697T2 (de) | 1993-02-03 | 1994-02-02 | Speicherschaltung mit einer Vielzahl von Eingangsignalen |
| US08/190,454 US5377158A (en) | 1993-02-03 | 1994-02-02 | Memory circuit having a plurality of input signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5016010A JP2985554B2 (ja) | 1993-02-03 | 1993-02-03 | 記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06230087A true JPH06230087A (ja) | 1994-08-19 |
| JP2985554B2 JP2985554B2 (ja) | 1999-12-06 |
Family
ID=11904622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5016010A Expired - Lifetime JP2985554B2 (ja) | 1993-02-03 | 1993-02-03 | 記憶回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5377158A (ja) |
| EP (1) | EP0609874B1 (ja) |
| JP (1) | JP2985554B2 (ja) |
| DE (1) | DE69415697T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5557581A (en) * | 1995-04-10 | 1996-09-17 | Sun Microsystems, Inc. | Logic and memory circuit with reduced input-to-output signal propagation delay |
| US6433603B1 (en) | 2000-08-14 | 2002-08-13 | Sun Microsystems, Inc. | Pulse-based high speed flop circuit |
| US6420903B1 (en) * | 2000-08-14 | 2002-07-16 | Sun Microsystems, Inc. | High speed multiple-bit flip-flop |
| TW200535857A (en) * | 2004-04-20 | 2005-11-01 | Innolux Display Corp | Dynamic shift register |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59151537A (ja) * | 1983-01-29 | 1984-08-30 | Toshiba Corp | 相補ｍｏｓ形回路 |
| JP2621993B2 (ja) * | 1989-09-05 | 1997-06-18 | 株式会社東芝 | フリップフロップ回路 |
| US5107465A (en) * | 1989-09-13 | 1992-04-21 | Advanced Micro Devices, Inc. | Asynchronous/synchronous pipeline dual mode memory access circuit and method |
| JPH0792495B2 (ja) * | 1990-06-25 | 1995-10-09 | 株式会社東芝 | スキャンパス付きフリップフロップ |
| JPH04121893A (ja) * | 1990-09-12 | 1992-04-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
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