KR950010723B1 - 스캔패스기능이 부가된 플립플롭 - Google Patents

스캔패스기능이 부가된 플립플롭 Download PDF

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Abstract

내용 없음.

Description

스캔패스기능이 부가된 플립플롭
제 1 도는 본 발명에 따른 스캔패스기능이 부가된 플립플롭의 실시예를 나타낸 회로도.
제 2 도는 본 발명에 따른 스캔패스기능이 부가된 플립플롭의 다른 실시예를 나타낸 회로도.
제 3 도는 종래의 스캔패스기능이 부가된 플립플롭의 회로도.
제 4(a) 도,제 4(b) 도,제 4(c) 도는 각각 클럭드인버터의 기호, 회로도 및 진리표.
제 5 도는 마스터-슬레이브 타입의 플립플롭의 동작을 설명하기 위한 회로도 및 타이밍챠트이다.
* 도면의 주요부분에 대한 부호의 설명
1~22,26~31 : 클럭드인버터 23~25 : 멀티플렉서
MF/F : 플립플롭의 마스터회로 SF/F : 플립플롭의 슬레이브회로
D : 데이터입력단자 Q : 데이터출력단자
/Q : 데이터출력의 반전단자 S : 테스트용의 스캔신호입력단자
E : 인에이블신호입력단자 /E : 인에이블반전신호입력단자
T : 테스트인에이블신호입력단자 /T : 테스트인에이블반전신호입력단자
ø : 클럭신호 /ø : 클럭반전신호
[산업상의 이용분야]
본 발명은 셋업타임의 개선에 의해 고속동작을 달성할 수 있는 스캔패스기능이 부가된 플립플롭에 관한 것으로, 특히 고위(高位) 마이크로프로세서에 사용되는 것에 관한 것이다.
[종래의 기술 및 그 문제점]
해다마 LSI가 대규모로 됨에 따라 종래 기술로서는 LSI의 테스트가 곤란하게 되어 모종의 회로대책이 필요하게 되었고, 그 대책의 일환으로서 스캔패스기능이 부가된 플립플롭(F/F)을 이용하는 방법이 있다. 종래의 스캔패스기능이 부가된 F/F회로를 제 3 도를 참조하여 설명한다. 제 3 도에서 ø와 /ø는 클럭펄스 및 그 반전신호, D는 데이터입력단자, S는 테스트데이터입력단자, E는 인에이블신호단자, T는 테스트인에이블단자이다. 제 4(a) 도, 제 4(b) 도에 E=1일 때에 활성화되는 클럭드인버터의 신호 및 대응되는 회로도를 도시하고, 또 그 진리값표를 제 4(c) 도에 도시하였다. E=0일 때에 활성화되는 클럭드인버터를 구성할 경우에는 제 4(b) 도의 회로도에서 E, /E의 신호를 서로 바꾸어 입력시키고, 제 4(c) 도의 진리값표에서 E의 0과 1을 바꾸면 된다.
일반적으로, 회로중의 F/F의 내용은 후단의 논리회로에 의해 제어되기 때문에 그대로는 관측이 곤란하고, 또한 조합회로에 피드백되고 있는 F/F의 출력값이 그전의 상태를 반영하기 때문에 제어성이 매우 나빠서 필요한 입력벡터수가 방대한 수가 되지만, 스캔패스기능이 부가된 F/F로 함으로써 용이하게 모니터가 가능하게 되고, 또 그 이전의 상태에 관계없이 F/F의 출력을 임의의 값으로 할 수 있으며, 순서회로를 조합시킨 회로로 간주하여 테스트하는 것이 가능하게 된다.
제 3 도에서 이용되고 있는 F/F는 마스터-슬레이브형으로 되어 있고, 데이터입력 부분에서 스캔패스테스트용 제어를 행하고 있다. 여기서, 제 5(a) 도의 회로도 및 제 5(b) 도의 타이밍챠트를 이용하여 엣지트리거 마스터-슬레이브 F/F의 동작을 설명한다. 제 3 도의 것과는 상보출력을 갖는 점만이 다르게 되어 있는 F/F는 데이터를 받아 들이는 마스터회로(MF/F)와 데이터를 유지시키는 슬레이브회로(SF/F)로 이루어져 있으면서, 입력데이터(D)의 확정 및 출력데이터의 변화가 함께 클럭의 엣지에 동기하여 행해진다. 마스터측이 데이터를 받아들이고 있는 타이밍에서 슬레이브측은 하나 전 사이클의 데이터를 유지하여 출력하고, 마스터측의 데이터입력구(15)가 닫힘과 동시에 슬레이브측의 데이터입력구(17)를 열어 마스터의 데이터를 받아들여 출력데이터를 갱신한다. 이상이 마스터-슬레이브 F/F의 동작설명이다.
이상으로부터 스캔패스기능이 부가된 F/F라고 하는 테스트가능한 상태로 한 흐름은 제 3 도의 구성에서 알 수 있는 바와 같이, 입력데이터가 스캔입력의 멀티플렉서와 데이터피드백의 멀티플렉서의 2단 클럭드인 버터를 통과하고, 최종적으로 3단의 클럭드인버터를 통과하여 F/F의 마스터회로(MF/F)로 입력되는 형으로 되어 있다. 즉, F/F의 셋업타임은 클럭드인버터 3단의 지연이라고 말할 수 있다.
이상과 같이 종래의 스캔패스기능이 부가된 F/F의 클럭드인버터 3단의 지연에 의한 셋업타임이 큰 것이 고속화를 가로막은 문제점이라고 할 수 있다. 이것은 입력데이터가 F/F의 마스터측으로 입력되기 직전까지의 게이트단수가 많고, 고속화가 필요한 데이터입력에 대한 셋업타입이 큰 값으로 되어 결과적으로 동작주파수의 향상에 장애가 되었다. 더욱이, 멀티플렉서가 F/F의 앞단에 들어가기 때문에 스캔패스 F/F로 함으로써 셀면적이 크게 된다는 문제도 있다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, F/F의 데이터입력셋업타임을 개선함으로써 고속동작이 가능하면서 작은 면적의 스캔패스기능이 부가된 F/F를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명의 스캔패스기능이 부가된 플립플롭은, 페루프를 형성하면서 서로 입력과 출력이 접속된 조합회로의 인버터(29)와 클럭드인버터(26)로 이루어진 래치회로를 갖춘 플립플롭과, 데이터단자(D)와, 클럭신호 또는 그 반전 신호(ø,/ø)단자 및, 테스트인에이블신호 또는 그 반전신호단자(T,/T)에 게이트단자가 각각 접속되고, 전원단자와 상기 조합회로의 인버터의 입력단자와의 사이에 직렬로 접속되어 있는 3개의 p형 MOSFET로 이루어진 제1MOSFET(1st), 데이터단자(D)와, 클럭반전신호 또는 클럭신호(/ø,ø)단자 및, 테스트인에이블반전신호 또는 테스트인에이블신호단자(/T,T)에 게이트단자가 각각 접속되고, 접지단자와 상기 조합회로의 인버터의 입력단자와의 사이에 직렬로 접속되어 있는 3개의 n형 MOSFET로 이루어진 제2MOSFET(2nd), 테스트스캔단자(S)와, 클럭신호 또는 그 반전신호(ø,/ø)단자 및, 테스트인에이블신호 또는 그 반전신호단자(T, /T)에 게이트단자가 각각 접속되고, 전원단자와 상기 조합회로의 인버터의 입력단자와의 사이에 직렬로 접속되어 있는 3개의 p형 MOSFET로 이루어진 제3MOSFET(3rd) 및, 테스트스캔단자(S)와, 클럭반전신호 또는 클럭신호(/ø,ø)단자 및, 테스트인에이블반전신호 또는 테스트인에이블신호단자(T,/T)에 게이트단자가 각각 접속되고, 접지단자와 상기 조합회로의 인버터의 입력단자와의 사이에 직렬로 접속되어 있는 3개의 n형 MOSFET로 이루어진 제4MOSFET(4th)를 구비하고서, 상기 제1,제2,제3,제4MOSFET(1st,2nd,3rd,4th)의 채널타입과, 그들의 게이트단자, 상기 테스트인에이블단자, 클럭단자, 그들의 반전신호단자 및, 테스트스캔단자와 데이터단자와의 접속관계가 상기 테스트인에이블신호단자가 활성화시에는 테스트스캔신호를 상기 래치회로에 출력함과 더불어, 비활성시에는 데이터신호를 상기 래치회로에 출력하도록 된 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명은, 게이트수를 3단에서 1단으로 줄여 셋업타임을 감소시킬 수가 있고, 더욱이 트랜지스터의 직렬단구성이 많게 되어 있는 것에 의해 레이아웃설계에서 소스, 드레인의 공유를 보다 많게 하여 셀면적의 축소에도 효과가 있다. 이상과 같이, 본 발명에서는 고속의 셋업타임을 갖춘 고집적의 F/F를 실현할 수 있다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
먼저, 제 1 도를 참조하여 본 발명에 따른 마스터-슬레이브형의 스캔패스기능이 부가된 플립플롭(이하, F/F라 칭함)의 제 1 실시예를 상세히 설명한다. 이 F/F의 마스터회로의 신호래치부분은 페루프를 만들어 접속한 1쌍의 인버터(26,29)로 이루어져 있는데, 그 게이트부분을 구성하는 클럭드인버터는 그 앞단에 구성된 입력선택부분에 흡수되어 있다.
이 입력선택부분은 멀티플렉서(23,24,25)로 이루어져 각각 병렬로 인버터(26,29)에 접속되어 있다. 멀티플렉서(23)는 인버터(26,29)로의 출력선을 사이에 두고 각각 전원단자와 접지단자 사이에 4개씩 직렬로 접속된 p형 MOSFET와 n형 MOSFET로 이루어져 있다.
여기서, 각각 4개씩 직렬로 접속된 상기 p형 MOSFET와 n형 MOSFET는 각각 제 1 도에 점선으로 도시된 바와 같이 제1MOSFET(1st)와, 제2MOSFET(2nd), 제5MOSFET(5th) 및 제6MOSFET(6th)를 구성하고 있다.
데이터단자(D)는 p형형 MOSFET중 하나와 n형 MOSFET중 하나의 각각의 게이트에 접속되어, 다른 MOSFET가 모두 ON인 경우 데이터신호의 반전이 출력단자에 출력되고 후속의 F/F로 공급되는 구성으로 되어 있다. 그 외의 단자에는 클럭신호(ø), 인에이블신호(E), 테스트인에이블신호(T)와 그들의 반전신호가 접속되어 있고, T=0, E=1인 경우 클럭신호가 상승할 때 출력으로 데이터신호가 나타나는 구성으로 되어 있다. 또, 그 이외, 즉 T=1 또는 E=0인 경우에는 출력단자가 부유상태로 된다.
멀티플렉서(24)는 멀티플렉서(23)와 비교하면 데이터단자가 테스트스캔단자로 되어 있고, 테스트인에이블 단자가 그 반전신호의 단자와 바꾸어져 있으며, 인에이블단자가 접속되어 있는 MOSFET가 생략되어 있다. 즉, p형 MOSFET와 n형 MOSFET가 각각 3개씩 설치되어 있고, T=1인 경우 클럭신호가 상승하는 타이밍에서 테스트스캔신호(S)가 F/F에 공급된다.
여기서, 각각 3개씩 설치된 상기 p형 MOSFET와 n형 MOSFET는 각각 제 1 도에 점선으로 도시된 바와 같이 제3MOSFET(3rd)와 제4MOSFET(4th)를 구성하고 있다.
멀티플렉서(25)는 p형 MOSFET와 n형 MOSFET가 각각 4개씩 설치되어 있고, T=0, E=0이 경우 클럭신호가 상승할때 F/F의 출력신호가 F/F의 입력신호로서 공급된다.
여기서, 각각 4개씩 설치된 상기 p형 MOSFET와 n형 MOSFET는 각각 제 1 도에 점선으로 도시된 바와 같이 제7MOSFET(7th)와 제8MOSFET(8th)를 구성하고 잇다.
한편, 슬레이브회로는 종래와 마찬가지로 1쌍의 인버터(28,30)와 그 앞단의 게이트로서 인버터(27)로 구성되어 있다. 또, 출력부에는 인버터(32)가 설치되어 있다.
이와 같이 구성된 회로의 동작과 관련하여 각 신호의 인가 상태에 따른 각각의 동작에 대해 이하 상세히 설명한다.
먼저, 통상모드(비테스트모드; T=0, E=0인 경우)에서는 멀티플렉서(23)가 E=0이기 때문에, p형 MOSFET아 n형 MOSFET가 모두 오프로 되어 트라이스테이트인 상태로 된다.
멀티플렉서(24)는 T=0이기 때문에, p형 MOSFET와 n형 MOSFET 모두 오프로 되어 트라이스테이트인 상태로 된다.
멀티플렉서(25)는 E=O, T=0이기 때문에, E,/E,T,/T에 접속된 p형 MOSFET와 n형 MOSFET 모두 온으로 되어 플립플롬은 데이터 유지상태로 된다.
다음에, 데이터입력모드(T=0,E=1인 경우)에서는 멀티플렉서(23)가 E=1, T=0이기 때문에, p형 MOSFET와 n형 MOSFET 모두 온으로 되어 클럭(ø)이 로우인 기간에 데이터가 마스터로 취입되고, 클럭(ø)이 이하인 기간에 데이터출력단자(Q)로 데이터가 출력된다.
멀티플렉서(24)는 T=0이기 때문에 p형 MOSFET와 n형 MOSFET 모두 오프로 되어 트라이스테이트인 상태로 된다.
멀티플렉서(25)는 E=0, T=0이기 때문에, E,/E,T,/T에 접속된 p형 MOSFET와 n형 MOSFET 모두 오프로 되어 트라이스테이트인 상태로 된다.
다음에, 테스트모드(T=1, E=0 또는 1인 경우)에서는 멀티플렉서(23)가 E=1, T=0이기 때문에, p형 MOSFET와 n형 MOSFET 모두 오프로 되어 트라이스테이트인 상태로 된다.
멀티플렉서(24)는 T=0이기 때문에, P형 MOSFET와 n형 MOSFET 모두 온으로 되어, 클럭(ø)이 로우인 기간에 데이터가 마스터로 취입되고, 클럭(ø)이 하이인 기간에 데이터출력단자(Q)로 데이터가 출력된다.
멀티플렉서(25)는 E=0, T=0이기 때문에, E,/E,T,/T에 접속된 p형 MOSFET와 n형 MOSFET 모두 오프로 되어 트라이스테이트인 상태로 된다.
다음으로, 제 2 도를 참조하여 다른 실시예를 설명한다. 이 회로에서는 피드백이 불필요한 경우의 실시예를 나타내고 있다. 따라서, 상기한 실시예와 비교하여 피드백에 관계되는 멀티플렉서(25)가 없고, 또 인에이블신호(E)가 입력되는 트랜지스터가 생략되어 있다. 그 외에는 제 1 도에 도시한 실시예와 마찬가지이고, 동작도 피드백모드를 제외하고는 동일하다.
한편, 본원 청구범위의 각 구성요소에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 따르면, 회로구성을 변화시킴으로써 종래의 것보다 데이터입력이 F/F에 입력되기까지의 게이트단수가 작아지기 때문에 셋업타임을 개선할 수가 있고, 직렬단구성이 많아지기 때문에 셀면적의 축소를 실현할 수가 있다. 특히, 고위(高位)마이크로프로세서에 적용하면 통상동작주파수를 결정하는 레지스터와 레지스터간의 지연이 개선되고 결과적으로 동작주파수가 향상되게되어 고성능의 마이크로프로세서를 실현할 수가 있다.

Claims (2)

  1. 페루프를 형성하면서 서로 입력과 출력이 접속된 조합회로의 인버터(29)와 클럭드인버터(26)로 이루어진 래치회로를 갖춘 플립플롭과, 데이터단자(D)와, 클럭신호 또는 그 반전신호(ø,/ø)단자 및 테스트인에이블신호 또는 그 반전신호단자(T,/T)에 게이트단자가 각각 접속되고, 전원단자와 상기 조합회로의 인버터의 입력단자와의 사이에 직렬로 접속되어 있는 3개의 p형 MOSFET로 이루어진 제1MOSFET(1st), 데이터단자(D)와, 클럭반전신호(/ø,ø)단자 및, 테스트인에이블반전신호 또는 테스트인에이블신호단자(/T,T)에 게이트단자가 각각 접속되고, 접지단자와 상기 조합회로의 인버터의 입력단자와의 사이에 직렬로 접속되어 있는 3개의 n형 MOSFET로 이루어진 제2MOSFET(2nd), 테스트스캔단자(S)와, 클럭신호 또는 그 반전신호(ø,/ø)단자 및, 테스트인에이블신호 또는 그 반전신호단자(T,/T)에 게이트단자가 각각 접속되고, 전원단자와 상기 조합회로의 인버터의 입력단자와의 사이에 직렬로 접속되어 있는 3개의 p형 MOSFET로 이루어진 제3MOSFET(3rd) 및, 테스트스캔단자(S)와, 클럭반전신호 또는 클럭신호(/ø,ø)단자 및, 테스트인에이블반전신호 또는 테스트인에이블신호단자(T,/T)에 게이트단자가 각각 접속되고, 접지단자와 상기 조합회로의 인버터의 입력단자와의 사이에 직렬로 접속되어 잇는 3개의 n형 MOSFET로 이루어진 제4MOSFET(4th)를 구비하고서, 상기 제1,제2,제3,제4MOSFET(1st,2nd,3rd,4th)의 채널타입과, 그들의 게이트단자, 상기 테스트인에이블단자, 클럭단자, 그들의 반전신호단자 및, 테스트스캔단자와 테이터 단자와의 접속관계가 상기 테스트인에이블신호단자가 활성화시에는 테스트스캔신호를 상기 래치회로에 출력함과 더불어, 비활성화시에는 데이터신호르 상기 래치회로에 출력하도록 된 것을 특징으로 하는 스캔패스기능이 부가된 플립플롭.
  2. 제 1 항에 있어서, 상기 전원단자와 상기 조합회로의 인버터의 입력단자와의 사이에 상기 제1MOSFET와 직렬로 접속되어 있는 제5MOSFET(5th)와, 상기 접지단자와 상기 조합회로의 인버터의 입력단자와의 사이에 상기 제2MOSFET와 직렬로 접속되어 있는 제6MOSFET(6th), 상기 플립플롭의 출력단자(Q)와, 클럭신호 또는 클럭반전신호(ø,/ø)단자, 테스트인에이블신호 또는 테스트인에이블반전신호단자(T,/T) 및, 데이터인에이블 또는 그 반전신호단자(/E,E)에 게이트단자가 각각 접속되고, 접원단자와 상기 조합회로의 인버터의 입력단자와의 사이에 직렬로 접속되어 있는 4개의 p형 MOSFET로 이루어진 제7MOSFET(7th) 및, 상기 플립플롭의 출력단자(Q)와, 클럭반전신호 또는 클럭신호(/ø,ø)단자, 테스트인에이블반전신호 또는 테스트인에이블신호단자(/T,T) 및, 데이터인에이블반전신호 또는 데이터인에이블신호단자(/E,E)에 게이트단자가 각각 접속되고, 접지단자와 상기 조합회로의 인버터의 입력단자와의 사이에 직렬로 접속되어 있는 4개의 n형 MOSFET로 이루어진 제8MOSFET(8th)를 구비하고서, 상기 제5,제6,제7,제8MOSFET(5th,6th,7th,8th)의 채널타입과, 그들의 게이트단자, 상기 테스트인에이블단자, 데이터인에이블단자, 클럭단자 및, 그들의 반전신호단자와 상기 플립플롭의 출력단자와의 접속관계가 상기 데이터인에이블신호단자가 비활성화시에는 데이터신호 대신에 플립플롭의 출력을 상기 래치회로에 출력하도록 된 것을 특징으로 하는 스캔패스기능이 부가된 플립플롭.
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9111179D0 (en) * 1991-05-23 1991-07-17 Motorola Gmbh An implementation of the ieee 1149.1 boundary-scan architecture
JP3134450B2 (ja) * 1992-02-17 2001-02-13 日本電気株式会社 マイクロプロセッサ
JP2985554B2 (ja) * 1993-02-03 1999-12-06 日本電気株式会社 記憶回路
US5416362A (en) * 1993-09-10 1995-05-16 Unisys Corporation Transparent flip-flop
JP2882272B2 (ja) * 1994-02-17 1999-04-12 日本電気株式会社 ラッチ回路
US5510732A (en) * 1994-08-03 1996-04-23 Sun Microsystems, Inc. Synchronizer circuit and method for reducing the occurrence of metastability conditions in digital systems
US5469079A (en) * 1994-09-13 1995-11-21 Texas Instruments Incorporated Flip-flop for use in LSSD gate arrays
US5612632A (en) * 1994-11-29 1997-03-18 Texas Instruments Incorporated High speed flip-flop for gate array
US5663669A (en) * 1994-12-14 1997-09-02 International Business Machines Corporation Circuitry and method for latching information
US5654660A (en) * 1995-09-27 1997-08-05 Hewlett-Packard Company Level shifted high impedance input multiplexor
US5894434A (en) * 1995-12-22 1999-04-13 Texas Instruments Incorporated MOS static memory array
US5896046A (en) * 1997-01-27 1999-04-20 International Business Machines Corporation Latch structure for ripple domino logic
JP4035923B2 (ja) * 1999-07-06 2008-01-23 富士通株式会社 ラッチ回路
US6232799B1 (en) * 1999-10-04 2001-05-15 International Business Machines Corporation Method and apparatus for selectively controlling weak feedback in regenerative pass gate logic circuits
US6779142B1 (en) * 2000-08-31 2004-08-17 Hewlett-Packard Development Company, L.P. Apparatus and method for interfacing a high speed scan-path with slow-speed test equipment
FR2824683B1 (fr) * 2001-05-09 2003-10-24 St Microelectronics Sa Dispositif electronique de bascule mulitplexe
JP2005160088A (ja) * 2003-11-27 2005-06-16 Samsung Electronics Co Ltd パルスベースフリップフロップ
TW200535857A (en) * 2004-04-20 2005-11-01 Innolux Display Corp Dynamic shift register
KR100612417B1 (ko) * 2004-07-21 2006-08-16 삼성전자주식회사 펄스-기반 고속 저전력 게이티드 플롭플롭 회로
US7671629B2 (en) * 2008-04-08 2010-03-02 Freescale Semiconductor, Inc. Single-supply, single-ended level conversion circuit for an integrated circuit having multiple power supply domains
US8730404B2 (en) * 2012-05-31 2014-05-20 Silicon Laboratories Inc. Providing a reset mechanism for a latch circuit
TWI543535B (zh) 2013-10-21 2016-07-21 創意電子股份有限公司 掃描正反器及相關方法
US9753086B2 (en) 2014-10-02 2017-09-05 Samsung Electronics Co., Ltd. Scan flip-flop and scan test circuit including the same
KR102368072B1 (ko) * 2014-10-02 2022-02-28 삼성전자주식회사 스캔 플립플롭 및 상기 스캔 플립플롭을 포함하는 스캔 테스트 회로

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4495628A (en) * 1982-06-17 1985-01-22 Storage Technology Partners CMOS LSI and VLSI chips having internal delay testing capability
US4495629A (en) * 1983-01-25 1985-01-22 Storage Technology Partners CMOS scannable latch
US4540903A (en) * 1983-10-17 1985-09-10 Storage Technology Partners Scannable asynchronous/synchronous CMOS latch
US4806786A (en) * 1987-11-02 1989-02-21 Motorola, Inc. Edge set/reset latch circuit having low device count
US5015875A (en) * 1989-12-01 1991-05-14 Motorola, Inc. Toggle-free scan flip-flop
US5041742A (en) * 1990-05-09 1991-08-20 Motorola, Inc. Structured scan path circuit for incorporating domino logic

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JPH0792495B2 (ja) 1995-10-09
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JPH0454471A (ja) 1992-02-21

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