KR940009132B1 - 멀티 시프트레지스터 구동회로 - Google Patents

멀티 시프트레지스터 구동회로 Download PDF

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KR940009132B1
KR940009132B1 KR1019870004257A KR870004257A KR940009132B1 KR 940009132 B1 KR940009132 B1 KR 940009132B1 KR 1019870004257 A KR1019870004257 A KR 1019870004257A KR 870004257 A KR870004257 A KR 870004257A KR 940009132 B1 KR940009132 B1 KR 940009132B1
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김광호
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    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells

Abstract

내용 없음.

Description

멀티 시프트레지스터 구동회로
제1도는 본 발명의 멀티 시프트레지스터 구동회로도.
제2도는 제1도에서의 클럭분배기 상세회로도.
제3도는 제1도에서의 주 시프트레지스터의 상세회로도.
제4도는 제1도에서의 부 시프트레지스터의 상세회로도.
* 도면의 주요부분에 대한 부호의 설명
10 : 분주기 20 : 주 시프트레지스터
30-37 : 낸드게이트 40-47 : 부 시프트레지스터
본 발명은 멀티 시프트레지스터 구동회로에 관한 것으로, 특히 액정디스플레이 구동회로의 스캔(Scan)회로에 있어서의 멀티 시프트레지스터를 구동하는 회로에 관한 것이다.
종래, 액정디스플레이 판넬의 구성요소인 화소의 픽셀을 구동하기 위해서 스캔회로에서는 한입력 펄스를 수백번 시프트시켜야 하므로 많은 시프트레지스터를 순차연결하여야 하는데 이러한 시프트 동작에 대한 회로구성에 있어 팬-아웃(Fan Out)과 전력소비 및 오동작확률증대 등의 문제점이 발생되었다.
따라서, 본 발명의 목적은 상기 문제점을 해결하기 위해 안출한 것으로, 시프트되는 펄스를 블럭단위로 처리하고, 이와동시에 동작되지 않는 블럭은 디스에이블시켜 멀티 시프트레지스터를 구동하는 회로를 제공하는데 있다.
이하, 첨부도면에 의거하여 본 발명의 실시예를 상세히 설명한다.
제1도는 본 발명인 멀티 시프트레지스터 구동회로이다.
제1도에서, 분주기(10)는 인가되는 마스터 클럭(Master Clock)인 시프트 클럭을 분주하여 출력시키는 회로이고, 이 분주 신호를 입력하는 주 시프트레지스터(20)는 수평동기신호에 의해 세트되어 입력펄스를 시프트시키는 회로이며, 주 시프트레지스터(20)의 입력펄스가 동기될 때마다 시프트되어 출력된 신호를 각각 인가하는 낸드게이트(30-37)의 다른 입력단에 마스터 클럭을 인가하고, 이 낸드게이트(30-37)의 각 출력 신호에 의해 제어되는 부 시프트레지스터(40-41)는 동기신호가 부 시프트레지스터(40)에 인가되어 시프트되도록 순차연결되어 있다.
상기 부 시프트레지스터(40-41)의 출력단에서 출력되는 신호는 입력펄스가 순차 시프트되면서 출력된 신호로서 액정디스플레이의 픽셀(Pixel)을 구동시킨다. 이와같은 구성을 갖는 본 발명의 회로동작을 제2도 내지 제4도의 상세회로도를 참고하여 설명한다. 제2도는 입력되는 마스터클럭(mck)을 분주하는 분주기(10)로서, 제어신호(CS)에 의해 인에이블되어 토글링(Toggling)동작을 하는 플립플롭(T1-T4)으로 구성되어, 이전 플립플롭의 출력단 신호가 다음 플립플롭의 입력단으로 인가되게 순차 연결되어 있다. 따라서, 마스터클럭(MCK)을 인가하는 분주기(10)의 최초연결 플립플롭(T1)의 입력단(C, C)에 각각 마스터 클럭(MCK)과 이 신호의 반전신호가 입력되므로써 분주되는 데, 이에 의해 최종 연결된 플립플롭(T4)의 출력단에는 1/16 분주된 신호(S1)가 출력된다.
상기한 분주신호(S1)를 인가하여 시프트시키는 주 시프트레지스터(20)는 제3도와 같이, 분주신호(S1)가 정입력단(C)에, 분주신호(S-1)의 반전신호는 부 입력단(C)에 인가되게 하여 토글링동작을 하는 플립플롭(T5)과 입력신호를 래치시키는 플립플롭(D1-D3)으로 구성되어 있어, 이전 플립플롭의 출력단(Q)신호는 다음 연결된 플립플롭의 정입력단(C)에 인가되게 순차 연결되어 있다.
따라서, 상기한 주 시프트레지스터(20)는 최초연결된 플립플롭(T5)에 인가되는 수평동기신호에 의해 세팅되면서 시프트동작이 이루어지고, 입력분주신호(S1)가 시프트되어서 각 플립플롭(T5, D1-D3)의 출력단신호(S2, S9)로 출력된다.
상기 플립플롭(D1-D3)은 마스터-슬레이브 플립플롭으로서 클럭의 한 주기동안 출력단(Q, MQ)을 통해 두 신호가 출력된다.
그리고, 상기 시프트되어 출력되는 각 신호는 (S2-S9)는 제1도에 도시한 바와같이 각 낸드게이트(30-37)에 인가되는 데, 이 낸드게이트의 다른 입력단에는 마스터클럭(MCK)이 인가된다.
따라서, 상기 낸드게이트(30-37)의 각 출력신호에 의해 제어되는 부 시프트레지스터(40-47)는 입력동기신호(SS)를 시프트시킨다. 상기 부 시프트레지스터의 동작을 제4도에 도시한 상세회로도를 참조하여 설명한다.
제4도에서, 마스터클럭(MCK)과 주 시프트레지스터(20)의 플립플롭(T5) 출력신호(S2)를 인가하는 낸드게이트(30)는 출력단을 통해 출력되는 펄스의 반전신호가 정입력단(C)에 버퍼(BF)를 거친 낸드게이트(30)의 출력단신호는 부 입력단(C)에 인가되게 한 플립플롭(D4-D11)과 연결되어 있다. 그리고, 플립플롭(D4-D11)의 순차연결 상태는 주 시프트레지스터(20)의 구성상태와 동일하며, 동기신호(SS)를 인가하는 최초연결된 플립플롭(D4)은 낸드게이트(30)의 입력신호(S2) 레벨이 하이(High)일 동안에 스캔 펄스를 시프트시킨다. 그러나, 낸드게이트(30)는 입력신호(S2)가 로우레벨일 경우에는 하이신호를 출력하여 부 시프트레지스터를 디스에이블시킨다.
따라서, 주 시프트레지스터(20)에서 시프트되어 출력되는 신호의 레벨에 따라 부 시프트레지스터(40-47)가 제어되는 데, 먼저 부 시프트레지스터(40)가 인에이블됨에 따라 스캔펄스가 출력단(P1-P15)을 통해 출력되고, 이어서 연속적으로 인에이블되는 부 시프트레지스터(41)에서 스캔펄스가 시프트되어 출력된다.
이와같은 동작으로 부 시프트레지스터(42-47)가 동작된다. 상기 스캔펄스가 출력되는 부 시프트레지스터가 인에이블되는 동안 다른 부 시프트레지스터는 디스에이블 되어서 팬아웃 및 전원소비의 문제를 해결할 수 있다. 이상과 같이 본 발명에 의하면 스캔 펄스를 부 시프트레지스터의 블럭단위로 처리하기 때문에 인에이블된 블럭에서만 스캔 펄스를 출력시켜 팬아웃과 전원 소비 및 오동작 확률의 문제를 감소시 회로를 구성할 수 있다.

Claims (1)

  1. 액정디스플레이 구동회로의 스캔회로에 있어서, 마스터 클럭을 제어신호에 의해 1/16분주하여 출력하는 분주기(10)와, 상기 분주신호를 입력하여 수평동기신호에 의해 세트되면서 시프트되어 출력되는 인에이블신호(S2-S9)를 출력하는 주 시프트레지스터(20)와, 상기 각 인에이블신호(S2-S9)와 마스터 클럭을 인가하여 논리조합하는 각 낸드게이트(30-37)의 출력신호에 의해 선택적으로 인에이블되어 스캔펄스를 순차 출력되게 연결되어 있는 부 시프트레지스터(40-47)로 이루어져서, 상기 부 시프트레지스터(49-47)의 출력단자(P1-P128)를 통해 스캔펄스가 출력되어 액정디스플레이의 픽셀을 구동하는 것을 특징으로 하는 멀티 시프트레지스터 구동회로.
KR1019870004257A 1987-04-30 1987-04-30 멀티 시프트레지스터 구동회로 KR940009132B1 (ko)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7633481B2 (en) 2005-04-11 2009-12-15 Samsung Electronics Co., Ltd. Gate drive device for display device and display device having the same
US10163385B2 (en) 2015-04-10 2018-12-25 Apple Inc. Display driver circuitry with selectively enabled clock distribution

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