KR100193148B1

KR100193148B1 - 집적회로

Info

Publication number: KR100193148B1
Application number: KR1019960008427A
Authority: KR
Inventors: 마사후미 카츠타니
Original assignee: 쓰지 하루오; 샤프 가부시끼가이샤
Priority date: 1995-03-24
Filing date: 1996-03-22
Publication date: 1999-06-15
Also published as: JPH08329696A; KR960036016A; US5717351A; JP3361925B2

Abstract

SP-I/O버퍼에는 스타트신호가 단자 SP1에서 제공되고, SP제어회로에 의해 펄스폭이 제어된다. 셀렉터회로는, 선택신호 SEL이 제공되고, 쌍방향 시프트레지스터의 데이타시프트방향을 절환할 수 있다. 시프트방향이 타방측일때에는, 단자 SP2에서 SP-I/O버퍼를 통해 스타트신호가 입력된다. 단자 SP1에서 단자 SP2측으로의 시프트일때에는, 40단째의 최종단으로부터 2단전의 38단째의 출력이 후속하는 드라이버의 입력스타트신호로서 클럭신호 CLK의 1주기보다도 긴 기간, 단자 SP2에서 도출된다. 이 구성에 의해, 클럭주파수가 높아져도 용이하고 확실히 종속접속이 가능하게 된다.

Description

집적회로

제1도는 본 발명의 1실시예의 논리적인 구성을 보인 블럭도이다.

제2도는 제1도의 구성에서 시프트방향을 1방향으로 선택한 경우의 등가적인 전기적 구성을 보인 블럭도이다.

제3도는 제2도에 보인 구성의 동작을 나타내는 타임차트이다.

제4도는 제1도의 실시예에서 1방향을 선택한 경우의 논리적 구성을 보인 블럭도이다.

제5도는 제1도의 실시예에서 타방향을 선택한 경우의 논리적 구성을 보인 블럭도이다.

제6도는 제1도의 실시예에 의한 집적회로를 복수개 종속접속하는 경우의 전기적 구성을 보인 블럭도이다.

제7도는 제1도의 실시예에 대응하는 전기적 구성을 보인 등가적인 전기회로도이다.

제8도는 본 발명의 다른 실시예의 전기적 구성을 보인 등가적인 전기회로도이다.

제9도는 본 발명의 또 다른 실시예의 전기적 구성을 보인 등가적인 전기회로도이다.

제10도는 본 발명의 또 다른 실시예로서, 초기화를 위한 구성을 보인 등가적인 전기회로도이다.

제11도는 제10도의 실시예의 동작을 보인 타임차트이다.

제12a,12b도는 본 발명의 또 다른 실시예에 의한 파워온 리세트를 위한 구성을 보인 등가적인 전기회로도이다.

제13도는 제12a도의 실시예에 의한 형태의 동작을 보인 그래프이다.

제14도는 본 발명에 의한 실시예의 종속접속시에 초기화를 행하는 구성을 보인 간략화한 블럭도이다.

제15도는 본 발명에 의한 실시예의 간략화한 논리적 구성을 보인 블럭도이다.

제16도는 제15도의 구성에서 시프트방향을 1방향으로 선택한 경우의 등가적인 전기적 구성을 보인 블럭도이다.

제17도는 제16도의 구성의 동작을 보인 타임차트이다.

제18도는 쌍방향 시프트레지스터(14)의 최종단의 n(n은 3 이상의 정수) 단계전으로부터의 출력을 취출하는 구성의 동작을 보인 타임차트이다.

제19도는 본 발명의 다른 실시예를 도시한 논리적인 구성을 나타낸 블럭도이다.

제20도는 제19도의 구성에서 시프트방향을 1방향으로 선택한 경우의 등가적인 전기적 구성을 보인 블럭도이다.

제21도는 제20도의 구성의 동작을 보인 타임차트이다.

제22도는 종래 기술의 논리적 구성을 보인 타임차트이다.

제23a,23b도는 쌍방향성의 필요 이유를 설명하기 위해 간략화하여 전기적구성을 보인 블럭도이다.

제24도는 제22도의 등가적인 전기적 구성을 보인 블럭도이다.

제25도는 제24도의 구성의 동작을 보인 타임차트이다.

제26도는 선행기술에 의한 집적회로를 다단으로 종속접속하는 경우의 초기화를 위한 전기적 접속상태를 보인 간략화한 블럭도이다.

* 도면의 주요부분에 대한 부호의 설명

11 : SP-I/O버퍼 12 : SP제어회로

13 : 셀렉터회로 14 : 쌍방향 시프트레지스터

15 : SP-I/O버퍼 16 : 드라이버

본 발명은 단독의 집적회로에서는 실현곤란한 많은 단수를 갖는 시프트레지스터를 종속접속에 의해 실현하고, 특히 액정표시소자의 구동용으로 사용되는 집적회로에 관한 것이다.

종래, 제22도에 보인 바와 같은 집적회로가, 제23a,제23b도에 도시한 바와 같이 액정표시소자의 구동용으로 사용되고 있다. 이와 같은 집적회로는 스타트펄스(이하, SP로 약칭함)에 응답하여 동작을 개시하고, 클럭신호(이하, CLK로 약칭함)에 따라 순차적으로 시프트하면서 출력을 도출한다. 시프트방향은 쌍방향성이고, 선택신호(이하, SEL로 약칭함)에 따라 스위칭된다.

한쪽의 동작방향에 대한 스타트펄스는, 단자 SP1으로부터 입력되고, SP입출력(이하, SP-I/O로 약칭함) 버퍼(1)로부터 SP제어회로(2)에 제공된다. SP-I/O버퍼(1)는 선택신호 SEL이 일방의 논리레벨로 될때 셀렉터회로(3)에 의해 능동화된다. SP-I/O버퍼(1)가 능동화될때, 다단식, 예컨대 40단의 쌍방향 시프트레지스터(4)는 클럭신호 CLK에 동기하여 1,2, ... , 39, 40의 방향으로 순차적으로 시프트하면서 각 단의 출력을 도출한다. 선택신호 SEL이 타방의 논리레벨로 될때, 쌍방향 시프트레지스터(4)는 역방향으로 스위칭되고, 타방의 단자 SP2로부터 스타트펄스가 제공되는 SP-I/O버퍼(5)가 능동화되어, 일방의 SP-I/O버퍼(1)는 정지상태로 된다. 쌍방향 시프트레지스터(4)에서는 49, 39, ..., 2, 1과 같이 출력을 도출하는 단이 순차 시프트하게 된다.

SP-I/O버퍼(1, 5), SP제어회로(2), 셀렉터회로(3) 및 쌍방향 시프트레지스터(4)는, 제23a,23b도에 보인 바와 같은 드라이버(6)로서, LCD패널(7,8)을 각각 구동하기 위해 사용된다. LCD패널(7,8)은 행방향 및 열방향으로 많은 신호선이 설치되고, 매트릭스구동에 의해 화상을 표시한다. 드라이버(6)는, 예컨대 시리얼로 입력되는 화상데이타를 순차시프트처리하면서 1라인분의 화상데이타를 유지하고, LCD패널(7,8)에서 1라인분의 전데이타를 병렬로 출력하는 동작을 행한다.

제23a도에서는, LCD패널(7)의 상하아 드라이버(6)를 배치하고, 상하의 드라이버(6)에서 기수 및 우수번째의 열 1라인분의 데이타를 각각 유지한다. 제23b도에서는, LCD패널(7)을 2분할하여 상하의 구획열 라인을 별도로 드라이버(6)에 의해 구동한다. 이들의 경우, 같은 드라이버(6)를 상하로 실장하면, 집적회로의 패키지의 단자배열의 관계상 화상데이타의 시프트방향을 선택신호 SEL에 의해 스위칭가능하게 하는 기능이 필요하다. 또한, 쌍방향 시프트레지스터(4)의 단수는, 40 이상도 가능하지만 집적회로의 패키지나 반도체칩의 사이즈등에 의해 제한된다. LCD패널(7)이 고정세이거나 컬러표시가 가능할 때에는 복수개를 종속접속하여 캐스케이드상태로 하여 시프트하는 단수를 증가시킬 필요가 있다.

제24도는 제22도의 SP제어회로(2) 및 쌍방향 시프트레지스터(4)의 내부 구조를 나타낸다. SP제어회로(2)내에는 D 플립플롭(이하, D-F/F로 약칭함)(100)이 포함된다. 쌍방향 시프트레지스터(4)내에는 전단의 출력 Q가 입력 D에 접속되고, 클럭 CK가 공통접속되어 전체적으로 40단에 걸쳐 종속접속되는 D-F/F(101~140)이 포함된다. SP1측에 스타트펄스가 입력되고, SP2측에 최종단의 D-F/F(140)으로 부터의 출력이 도출되는 방향이 선택되어 있을때, 스타트 펄스는 SP제어회로(12)내의 D-F/F(100)에 의해 펄스폭이 조정된다. 쌍방향 시프트레지스터(4)내의 D-F/F(101~140)로부터의 출력은 클럭신호 CLK에 동기하여 순차 시프트된다.

제25도는 제24도의 구성의 동작을 나타낸다. 각 D-F/F(100~140)는 클럭신호 CLK의 하강에 동기하여 데이타입력 D를 기억하고, 출력 Q로서 도출한다. 스타트펄스로서 단자 SP1에 신호가 제공되면, D-F/F(100)의 출력 SP01은 최초의 클럭신호의 하강시점에서 상승되고, 다음 클럭신호의 하강시점에서 하강한다. D-F/F의 동작은 클럭신호의 하강시점에서 약간 지연되기 때문에 하강시점에서는 쌍방향 시프트레지스터(4)의 1단째의 D-F/F(101)의 데이타입력은 하이레벨이고, 다음 클럭의 하강에서는 로우레벨로 된다. 이하, 순차 1클럭주기씩 어긋나면서 쌍방향 시프트레지스터(4)를 구성하는 D-F/F(101~140)의 각 단의 출력 D1~D40이 변화한다. 최종단의 D-F/F(140)의 출력 D40은 드라이버(6)를 종속접속하는 경우의 후속 드라이버(6)에 대한 스타트신호로서, 단자 SP2로부터 취출된다.

드라이버(6)를 종속접속하는 경우에는, 단자 SP2로부터 후속 드라이버(6)의 입력단자 SP1까지의 배선이 필요하며, 후속 드라이버의 입력용량이나 배선의 부유용량이 부가된다. 이 때문에 후속 드라이버(6)에 있어서는 파형이 둔화되어 사선으로 표시한 바와 같이 되기 쉽다. 후속 드라이버(6)에서는, 임계치 Vth를 초과한 시점에서 입력이 하이레벨인 것으로 판단하므로, SP02으로 표시한 바와 같이 클럭신호 CLK의 상승까지 하이레벨로 되어 있을 것이 필요하다. 이 조건이 만족되면, 후속 드라이버(6)에 있어서도 데이타 D1next가 순차 시프트되어, 전체적으로 하나의 시프트레지스터로 동작한다.

복수개의 집적회로를 종속접속하여, 전체적으로 하나의 시프트레지스터로 동작시키는 선행기술은 예컨대, 일본 특허공고 63-53558호 및 일본 특허공개 3-233492호 등에 개시되어 있다. 상기 일본 특공소 63-53558호에서는, 어드레스 카운터에서 후속 드라이버(6)의 동작을 스타트시킨다. 상기 일본 특개평 3-233492호의 선행기술에서는, 클럭신호의 분주수에 따라 소정의 클럭수만큼 빠른 출력을 최종단보다도 전단에서 취출한다.

제22도~25도에서 설명한 종래 기술에서는, 드라이버등을 종속접속할때 전단으로 부터의 출력펄스의 파형이 제25도에 사선으로 표시한 바와 같이 둔화되는 현상이 발생한다. 클럭신호 CLK의 주파수가 높아지면, 스타트펄스가 임계치 Vth이상의 레벨에 도달하는 것에 필요한 시간이 단축되고, 클럭신호 CLK의 상승지점에서는 취입될 수 없게 될 가능성이 커진다. 후속하는 드라이버에서 스타트신호의 취입이 지연되면, 전체를 하나희 시프트레지스터로 동작시킬 수 없게 되어 정상적인 화상표시가 행해지지 않게 된다. 특히, 제23a도에 보인 바와 같은 LCD패널(7)의 구동이 컬러 화상표시에 있어서의 3원색 R, G, B의 개별적인 구동을 수반할 때에는 색얼룩이 생겨 한층 화질이 저하된다.

상기 일본 특공소 63-53558 및 특개평 3-233492호의 선행기술에서는, 카운터회로를 사용하여 출력펄스의 타이밍을 제어하도록 하고 있으나, 소자수의 증대에 의해 소비전력이 증가하고, 또한 집적회로를 구성하는 반도체의 칩 사이즈가 커져 코스트 상승을 초래한다.

또한, 상기 선행기술에서는, 제26도에 보인 바와 같이, 복수의 집적회로인 디바이스(9)를 종속접속하는 경우, 각 디바이스(9)에 대해 병렬로 래치펄스(LP) 또는 스타트펄스(SP)를 제공하여, 2단째 이하의 디바이스(9)내에 이용하는 클럭신호의 분주상태를 초기화할 필요가 있다. 이 때문에 디바이스(9)로서는 종속접속용으로 입력단자, 출력단자 및 래치펄스 입력단자의 3단자를 필요로 한다. 디바이스(9)에는 많은 출력단자가 설치되고, 또한 클럭입력단자도 필요로 하기 때문에, 래치펄스의 입력단자를 설치하는 것은 큰 부담이 된다. 또한, 래치펄스의 공급용 배선은 프린트배선기판등의 설계, 가공 및 동작을 곤란하게 한다.

본 발명의 목적은, 종속접속이 용이하고, 고속, 저소비전력, 저코스트를 실현할 수 있는 집적회로를 제공하는 것이다.

본 발명은, 다단식 시프트레지스터를 포함하고, 입력 스타트신호에 응답하여 클럭신호에 동기하면서 순차 시프트하는 출력을 시프트레지스터의 각 단에서 도출하는 집적회로에 있어서, 다단식 시프트레지스터의 최종단보다 전단으로부터의 출력에 응답하고, 클럭신호의 1주기보다 긴 주기에서 출력스타트신호를 발생하는 스타트신호 발생회로를 포함하며, 출력스타트신호를 후속측의 입력 스타트신호로서 종속접속가능한 것을 특징으로 하는 집적회로이다.

본 발명에 의하면, 종속접속하는 경우의 후속측의 입력스타트신호로 되는 출력 스타트신호를, 스타트신호 발생회로는, 다단식 시프트레지스터의 최종단보다 전단으로 부터의 출력을 응답하고, 클럭신호의 1주기보다 긴 주기에서 발생한다. 최종단보다 전단으로부터 취출하므로, 최종단으로부터의 출력보다 빠른 시점에서 출력 스타트신호를 도출할 수 있다. 이에 의해 클럭신호의 주파수가 높아져 출력파형 둔화가 클럭 1주기 보다 길게 되어도, 후속하는 입력 스타트신호로서 필요한 상승조건을 만족할 수 있다.

또한, 본 발명은 복수개의 집적회로를 종속접속하고, 공통의 상기 클럭신호에 따라, 전체적으로 하나의 다단식 시프트레지스터로서 동작가능한 것을 특징으로 한다.

본 발명에 의하면, 종속접속된 집적회로가 공통의 클럭신호에 따라 전체적으로 하나의 시프트레지스터로 동작한다. 집적회로를 형성하는 반도체의 칩사이즈나 패키지의 단자수등의 제약이 있어도, 복수개의 집적회로를 사용하여 많은 단수의 시프트레지스터를 용이하게 실현할 수 있다.

또한, 본 발명은 상기 스타트신호 발생회로는 상기 다단식 시프트레지스터의 최종단보다 2단 전단으로부터의 출력이 데이타입력으로 제공되고, 상기 클럭신호를 1/2로 분주한 신호가 클럭입력으로 제공되며, 출력으로 상기 출력스타트신호를 도출하는 D 플립플롭을 포함하는 것을 특징으로 한다.

본 발명에 의하면, 출력스타트신호는 최종단보다 2단 전단으로부터의 출력을 D 플립플롭의 데이타입력으로 하고, 클럭신호의 2주기분이 하이레벨인 신호로 도출된다. 이와 같은 간단한 구성으로 출력 스타트신호를 발생시킬 수 있기 때문에, 반도체의 칩사이즈의 증가나 소비전력의 증대를 초래하지 않고 종속접속시의 등작특성의 향상을 도모할 수 있다.

또한, 본 발명의 스타트신호 발생회로는, 상기 클럭신호를 1/n(n은 3이상의 정수)로 분주한 신호를 출력하는 n 분주회로, 및 상기 다단식 시프트레지스터의 최종단보다 n단 전단으로 부터의 출력이 데이타 입력으로 제공되고, n분주회로로 부터의 출력이 클럭입력으로 제공되며, 출력으로서 상기 입력스타트신호를 도출하는 D 플립플롭을 포함하는 것을 특징으로 한다.

본 발명에 의하면, n(n은 3 이상의 정수) 분주회로는, 클럭신호를 입력하고, 클럭신호를 1/n로 분주한 신호를 출력한다. D 플립플롭은, 다단식 시프트레지스터의 최종단보다 n단 전단으로부터의 출력을 데이타입력하고, 1/n로 분주된 신호가 클럭신호로 제공되어, 출력스타트신호를 출력한다. 즉, n단 전단으로 부터의 출력에 따라, 클럭신호의 주기가 n배된 기간동안 하이레벨인 출력스타트신호를 출력할 수 있다. 따라서, 이와같은 간단한 구성으로 출력스타트신호를 발생시킬 수 있기 때문에 반도체의 칩사이즈의 증가와 소비전력의 증대를 초래하지 않고 종속시의 동작특성의 향상을 꾀할 수 있다. 또한, 충분히 긴 펄스폭의 출력스타트신호를 발생시킬 수 있기 때문에 후속하는 드라이버내의 다단식 시프트레지스터의 정상적인 동작을 용이하게 행할 수 있다.

또한, 본 발명은 상기 입력스타트신호를 수신하여, 다단식 시프트레지스터의 동작에 적합한 펄스폭으로 제어하는 스타트펄스 제어회로를 구비하는 것을 특징으로 한다.

본 발명에 의하면, 스타트펄스 제어회로에 의해, 다단식 시프트레지스터의 동작에 적합한 펄스폭으로 입력스타트신호가 제어된다. 입력스타트신호로서는 정확한 펄스폭을 사용하는 것이 아니라 충분히 길면 되기 때문에 용이하게 정상적인 동작을 행할 수 있다.

또한, 본 발명의 다단식 시프트레지스터는 시프트방향이 스위칭가능한 쌍방향성인 것을 특징으로 한다.

본 발명에 의하면, 다단식 시프트레지스터는 시프트방향이 스위칭가능한 쌍방향성이기 때문에, 집적회로로서의 패키지의 방향을 적절히 선택하여 효율적인 실장이나 배선을 행할 수 있다.

또한, 본 발명은 상기 다단식 시프트레지스터의 각 단으로 부터의 출력에 의해 액정표시소자의 구동을 행하는 것을 특징으로 한다.

본 발명에 의하면, 쌍방향성의 다단식 시프트레지스터의 각 단으로부터의 출력에 의해 액정표시소자의 구동을 행하므로, 예컨대 액정표시소자의 일방 및 타방으로 방향을 변경하여 동일의 집적회로가 실장되어 접속배선을 용이하게 행할 수 있다.

또한, 본 발명은 상기 클럭신호보다 긴 주기를 클럭신호를 분주하여 발생하는 분주회로, 및 전원투입시에 분주회로를 초기화하는 초기화회로를 포함하는 것을 특징으로 한다.

본 발명에 의하면, 스타트신호 발생회로에 사용하는 클럭신호보다 긴 주기는, 클럭신호를 분주하는 분주회로에 의해 발생되며, 전원투입시에 분주회로를 초기화하는 초기화회로가 포함된다. 전원투입시에 초기화되므로, 복수개의 집적회로를 종속 접속하여도 상호간의 초기화용 단자의 접속을 행하지 않고 전원투입과 동시에 분주회로의 초기화를 행할 수 있다. 따라서, 스타트신호 발생회로의 동작을, 종속접속되는 집적회로간에 확실히 동기시켜 행할 수 있다.

또한, 본 발명의 상기 클럭신호는 전원투입시에 미리 정한 기간이상 휴지되며, 상기 초기화회로는, 클럭신호의 휴지기간 미만의 주기에서 발진하는 내부발진회로를 포함하고, 내부발진회로로 부터의 발진출력에 동기하여 상기 분주회로를 초기화하는 것을 특징으로 한다.

본 발명에 의하면, 클럭신호는 전원투입시에 미리 정한 기간이상 휴지된다. 초기화회로에는, 클럭신호의 휴지기간 미만의 주기에서 발진하는 내부발진회로가 포함되어, 이 발진출력에 동기하여 분주회로의 초기화가 행해진다. 내부발진회로를 포함함으로써, 초기화회로의 시퀀스동작을 실현할 수 있어, 확실한 초기화를 행할 수 있다.

또한, 본 발명의 상기 초기화회로는, 콘덴서의 충전전압의 상승의 지연을 이용하는 파워온 리세트동작에 의해 상기 분주회로를 초기화하는 것을 특징으로 한다.

본 발명에 의하면, 분주회로의 초기화는 콘덴서의 충전전압의 상승의 지연을 이용하는 파워온 리세트동작에 의해 실현된다. 전원전압의 투입전에 콘덴서에는 전하가 축적되지 않고, 전원투입과 동시에 전하가 축적되어 서서히 단자전압이 상승한다. 콘덴서의 상승 특성을 이용하여 확실한 초기화를 행할 수 있다.

이상과 같이 본 발명에 의하면, 종속접속된 복수개의 집적회로의 입력스타트신호로 사용되는 전단(前段)의 출력스타트신호를, 다단식 시프트레지스터의 최종단보다 전단으로부터의 출력에 응답하여, 클럭신호의 1주기보다 긴 주기에서 스타트신호 발생회로에 의해 발생시킨다. 이에 따라 출력스타트신호의 출력파형이 후속측의 입력용량이나 배선의 부유용량등에 의해 둔해져도 주파수가 높은 클럭신호에 확실히 동기시킬 수 있다.

또한, 본 발명에 의하면, 종속접속되는 복수개의 집적회로는, 공통의 클럭신호에 따라 전체적으로 하나의 시프트레지스터로 동작가능하다. 집적회로의 반도체의 칩사이즈로부터의 면적적인 제한이나, 패키지의 출력단자수의 제한이 있어도, 복수개의 집적회로를 사용하여 전체적으로 많은 단수를 갖는 시프트레지스터를 용이하게 실현할 수 있다.

또한, 본 발명에 의하면, 출력스타트신호는 D 플립플롭을 사용하는 간단한 구성으로 발생시킬 수 있다. 이에 따라 반도체의 칩사이즈의 증가와 소비전력의 증대를 방지할 수 있다.

또한, 본 발명에 의하면, 출력스타트 신호는 n(n은 3 이상의 정수) 분주회로와 D 플립플롭을 사용하는 간단한 구성으로 발생시킬 수 있다. 또한, 다단식 시프트레지스터의 최종단보다 n단 전단으로부터의 출력에 따라, 클럭신호의 주기가 n배된 기간동안 하이레벨인 출력스타트신호를 출력할 수 있다. 따라서, 이와 같은 간단한 구성으로 출력 스타트신호를 발생시킬 수 있기 때문에, 반도체의 칩사이즈의 증가나 소비전력의 증대를 초래하지 않고 종속접속시의 동작특성의 향상을 도모할 수 있다.

또한, 분히 긴 펄스폭의 출력 스타트신호를 발생시켜, 시간적인 여유를 갖고 출력할 수 있기 때문에, 후속하는 드라이버내의 다단식 시프트레지스터의 정상적인 동작을 용이하게 행할 수 있다.

또한, 본 발명에 의하면, 다단식 시프트레지스터의 동작에 적합한 펄스폭으로 제어하는 스타트펄스 제어회로에 의해, 입력스타트신호가 제어되므로, 클럭신호의 주기와 비교하여 충분히 긴 펄스폭 입력스타트신호를 제공하여 확실한 동작을 행할 수 있다.

또한, 본 발명에 의하면, 다단식 시프트레지스터는 시프트방향이 스위칭가능한 쌍방향성이기 때문에, 집적회로를 실장하는 경우의 배선패턴의 설정이 용이해지고, 배선기판등의 면적을 작게할 수 있다.

또한, 본 발명에 의하면, 다단식 시프트레지스터의 각 단으로 부터의 출력에 의해 액정표시소자의 구동을 행한다. 다단식 시프트레지스터는 쌍방향성이기 때문에, 액정표시소자의 일방 또는 타방으로 동일한 집적회로를 실장하여 합리적인 배선패턴으로 전기적 접속을 행할 수 있다.

또한, 본 발명에 의하면, 스타트신호 발생회로에 사용하는 클럭신호의 1주기보다 긴 주기는, 클럭신호를 분주하여 발생되며, 이 분주회로를 전원투입시에 초기화하는 초기화회로가 포함되기 때문에, 복수개의 집적회로를 종속접속한 각 집적회로에 있어서, 확실히 전원투입에 동기한 분주회로의 동작을 행할 수 있다.

또한, 본 발명에 의하면, 초기화회로는 내부발진회로가 포함되어, 클럭신호가 전원투입시에 미리 정한 기간이상 휴지시에, 내부발진회로로부터의 발진출력에 동기하여 상기 분주회로가 초기화된다. 내부발진회로로부터의 발진출력에 동기한 초기화가 행해지므로, 각 집적회로의 분주회로를 전원투입시에 확실히 초기화할 수 있다.

또한, 본 발명에 의하면, 초기화회로는 콘덴서의 충전전압의 상승의 지연을 이용하는 파워온 리세트동작에 의해 상기 분주회로를 초기화한다. 집적회로내에 콘덴서를 형성함으로써, 확실한 파워온 리세트를 행할 수 있어, 간단한 구성으로 초기화를 행할 수 있다.

본 발명의 바람직한 실시예를 첨부 도면을 참조하여 상세히 설명하면 다음과 같다.

제1도는 본 발명의 1 실시예를 간략화한 논리적 구성을 나타낸다. SP-I/O버퍼(11)에는 입력스타트신호가 단자 SP1에서 제공되고, SP제어회로(12)에 의해 펄스폭이 제어된다. 셀렉터회로(13)에는 선택신호 SEL이 제공되고, 쌍방향 시프트레지스터(14)의 데이타시프트방향을 단자 SP1과 단자 SP2사이에서 스위칭할 수 있다. 시프트방향이 일방측일때에는 단자 SP1에서 SP-I/O버퍼(11)를 통해 입력스타트신호가 입력된다. 시프트방향이 타방측일때에는 단자 SP2에서 SP-I/O버퍼(15)를 통해 입력스타트신호가 입력된다.

즉, 쌍방향 시프트레지스터(14)가 예컨대 40단의 시프트를 행하는 구성이면, 선택신호 SEL이 일방의 논리레벨일때에는 1단째에서 40단째의 방향으로 데이타가 시프트하고, 40단째의 최종단보다 2단전의 38단째로 부터의 출력이, 후속하는 드라이버(16)의 입력스타트신호로서 단자 SP2에서 도출된다. 선택신호 SEL이 타방의 논리레벨일때에는 40단째에서 1단째까지의 방향으로 데이타가 시프트하고, 1단째의 최종단보다 2단전의 3단째로부터의 출력이, 후속하는 드라이버(16)의 입력스타트신호로서 단자 SP1에서 도출된다. 드라이버(16)를 종속접속하는 경우의 후속 드라이버(16)의 입력스타트신호로서는, 단자 SP2측이 출력측으로 될 때에는 38단째의 출력이 도출되고, 단자 SP1측이 출력측으로 될 때에는 3단째로 부터의 출력이 도출된다.

제2도는 단자 SP1측에서 입력스타트신호를 입력하고, 단자 SP2측에 출력스타트신호를 도출하는 경우의 간략화한 전기적 구성을 나타낸다. SP제어회로(12)내에는, 리세트단자가 설치되는 D-F/F(이하 R-F/F으로 약칭함)(41), D-F/F(42) 및 R-F/F(43)이 포함된다. 쌍방향 시프트레지스터(14)내에는, 40단에 걸쳐 종속접속되는 D-F/F(201~240)이 포함되고, 또한 스타트신호 발생회로로 동작하는 D-F/F(44)도 포함된다.

R-F/F(41) 및 D-F/F(201~240)의 클럭입력 CK에는, 클럭신호 CLK가 공통으로 제공된다. R-F/F(41)의 리세트입력 R에는, 리세트신호 RESET가 제공된다. R-F/F(41)의 데이타입력 D에는, 출력 Q를 반전시킨 출력이 제공된다. R-F/F(41)의 출력 Q는, D-F/F(42)의 데이타입력 D에는, 단자 SP1에서 입력스타트신호가 제공된다. D-F/F(42)의 출력 Q는, R-F/F(43)의 클럭입력 CK에 제공된다. R-F/F(43)의 데이타입력 D는 하이레벨로 고정된다. R-F/F(43)의 출력 Q는, D-F/F(201)의 데이타입력 D에 제공된다. 종속접속되는 D-F/F(201~240)간에는, 전단측의 출력 Q가 후단측의 입력 D에 제공된다. 38단째의 D-F/F(238)의 출력 D38은, D-F/F(44)의 데이타입력 D에도 제공된다. D-F/F(44)의 출력 Q에서는 후속하는 드라이버(16)의 입력스타트신호로서, 출력스타트신호가 단자 SP2를 통해 도출된다.

제3도는 제2도의 구성의 동작을 타임차트로 표시한 것이다. 리세트신호 RESET가 일단 하이레벨로 되어 있기 때문에 로우레벨로 변화하여 투입되면, R-F/F(41)의 출력 Q는 로우레벨로 된다. 이하, 다음의 클럭신호 CLK의 하강마다 출력 Q의 레벨을 교대로 변화시키는 1/2의 분주동작을 행하여, 주기가 2배인 분주클럭신호 CLK2가 발생된다. 분주클럭신호 CLK2의 하강까지 단자 SP1에 입력스타트신호가 적어도 2클럭주기(2 TCK)분 입력되면, 입력스타트신호가 하강되어 다음의 분주클럭 CLK2의 하강까지, D-F/F(42)의 출력 Q로부터의 신호 SPin1을 하이레벨로 한다. D-F/F(43)은, 분주클럭 CLK2가 하이레벨인 동안에 리세트되어 출력 Q가 로우레벨로 된다. 이 출력 Q로부터는, 신호 SPin1의 상승에서 하이레벨로 되고, 다음에 분주클럭 CLK2가 하이레벨로 될 때까지 클럭신호 CLK의 1주기간만큼 하이레벨로 되는 신호 SP가 도출된다. 이와 같이 펄스폭을 제어한 신호 SP를, 스타트신호 발생회로인 R-F/F(43)에서 스타트신호로서 쌍방향 시프트레지스터(14)에 제공한다.

1단째의 D-F/F(201) 입력 D에 스타트신호 SP가 제공되면, 클럭신호 CLK의 상승에 동기하여 시프트하면서, 각 단의 출력신호 D1, D2, ... , D38, D39, D40이 순차도출되어, 후속하는 각 단의 D-F/F의 입력 D에 제공된다. 또한, 38단째의 출력 D38은 D-F/F(44)의 입력 D에도 제공된다. 이 출력 Q는, 분주클럭 CLK2의 하강에 동기하여 단자 SP2로부터 분주클럭 CLK2의 1주기분, 즉 클럭신호 CLK의 2주기분 동안 하이레벨로 되는 신호를 스타트신호로 도출한다. 이 신호는, 후속의 SP제어회로(1)내의 D-F/F(42)에서는 SPin2로 표시한 바와 같이 수취되어, 2클럭주기분의 시간적인 여유가 있으므로, 클럭신호 CLK의 주피수가 높아져도 확실히 소망의 타이밍으로 응답할 수 있다.

제4도 및 제5도는 선택신호 SEL에 의해 시프트방향을 스위칭할 때의 동작상태를 각각 나타낸다. 시프트방향에 따라 단자 SP1, SP2는 입력 또는 출력으로 교체되고, SP-I/O버퍼(11,15)의 역할도 교체된다.

제6도는 복수의 드라이버(16)를 캐스케이드로 종속접속하는 경우의 접속상태를 보인 것이다. 각 클럭신호 CLK 및 선택신호 SEL은 공통으로 제공되고, 인접하는 단자 SP1과 단자 SP2가 접속된다. 이와 같이 종속접속함으로써 전체적으로 하나의 쌍방향 시프트레지스터가 구성된다.

제7도는 쌍방향 시프트레지스터(16)에서 쌍방향성을 실현하기 위한 구성을 나타낸다. 제1도의 셀렉터회로(13)은, AND게이트와 OR게이트를 조합시킨 셀렉터(301~341) 및 AND게이트(350,351)를 포함한다. 각 셀렉터(301~341)에는, AND게이트(350,351)와 동일한 2입력의 AND게이트가 1조 포함된다. 선택신호 SEL은 1조의 2입력 AND게이트내의 일방에서는 정논리로, 타방은 부논리로 게이트를 온/오프시킨다. 셀렉터(302~339)는, 전단의 D-F/F(201)~D-F/F(238)의 출력 Q를 선택신호 SEL이 하이레벨일 때 선택하고, 이것이 로우레벨일 때는 후단이 출력 Q를 선택하여 D-F/F(202~239)의 입력 D에 제공한다. 셀렉터(301,340)는 선택신호 SEL이 하강레벨일 때 캐스케이드 입력 및 D-F/F(239)의 출력 Q, 로우레벨일 때 D-F/F(202)의 출력 Q 및 캐스케이드입력을 각각 선택하여, D-F/F(201,240)의 입력 D에 각각 제공한다. 셀렉터(341)는 D-F/F(239) 또는 D-F/F(202)의 입력 D와, D-F/F(44)의 입력 D 사이를 선택신호 SEL의 레벨에 따라 선택적으로 절환한다.

제8도 및 제9도는 본 발명의 다른 실시예에 있어서의 스타트신호 발생회로의 구성을 나타낸다. 각 D-F/F은 하프비트씩 신호를 시프트하고, 마스터슬리브 동작을 행한다. 제8도에서는, 3입력 OR게이트(45)에, D-F/F(239)의 전후하프비트씩의 출력측과, D-F/F(240)의 전반으로부터의 하프비트의 출력측과의 논리화로부터 출력스타트신호를 발생시킨다. 제9도에서는, 제8도의 OR게이트(45) 대신 3입력 NAND게이트(46)를 사용하여, D-F/F(239)의 전후 및 D-F/F(240)의 전반의 하프비트의 입력측의 논리적을 반전시켜, 출력스타트신호를 발생시킨다. 이들 실시예의 형태에 의하면, 전술한 바와 같은 D-F/F(44)를 사용하는 실시예의 형태보다 회로규모를 작게할 수 있어, 반도체의 칩사이즈를 감소시킬 수 있다.

제10도는, 본 발명의 또 다른 실시예로서, 분주회로에 리세트기능을 구비하는 SP제어회로의 구성을 나타낸다. 제11도는, 그의 동작을 나타낸다. OR게이트(50)의 출력의 상승에서 동작하는 R-F/F(51)은 반전출력 QB가 입력 D에 접속되어, 1/2의 분주회로를 구성한다. 이 출력 Q의 하강에서, 입력 D가 하이레벨로 고정되는 R-F/F(52)가 트리거된다. R-F/F(52)가 트리거되어, 출력 Q가 하이레벨로 되면, R-F/F(51)이 정지한다.

R-F/F(54)은, 클럭신호 CLK를 1/2로 분주하여 분주클럭 CK2를 발생한다. D-F/F(55)은 분주클럭신호 CK2의 하강에 동기하여 스타트신호 SP가 로우레벨인 것을 검출하고, 1 클럭주기동안 로우레벨로 되는 스타트펄스 SPD를 발생한다. R-F/F(56)은, 스타트펄스 SPD의 하강에서 출력 Q가 하이레벨로 되고, AND게이트(57)를 통해 클럭신호 CLK를 쌍방향 시프트레지스터(58)에 GCK로서 제공한다. 쌍방향 시프트레지스터(58)는 제1도의 실시예와 같이 40단식 또는 다른 단수라도 좋다.

클럭신호 CLK에는, 전원 ON의 투입직후에 휴지기간이 제공되고, 이 사이에 내부 발진기(53)가 동작한다. 내부발진기(53)는, 예컨대, NOR게이트(61), 인버터(62,63), 저항(64) 및 콘덴서(65)를 포함하여 구성되며, 내부클럭신호 ICK를 발생한다. 내부클럭신호 ICK, 버퍼(66)로부터 출력된다. R-F/F(51)는 내부클럭신호 ICK를 1/2로 분주하고, 그의 출력 IQ의 하강에서 R-F/F(52)의 출력 2Q가 일단 하이레벨로 되면, 분주회로 및 R-F/F(54)의 초기화는 완료된다. 이 상태에서 휴지기간이 종료하고, 클럭신호 CLK가 공급되면 분주클럭신호 CK2가 복수의 집적회로에서 동일 위상으로 발생된다.

제12a,12도는, 콘덴서 C의 충전전압이 전원투입시에 지연되어 상승하는 것을 이용하는 파워온 리세트회로의 구성을 나타낸다. 전원전압 Vcc와 콘덴서 C간에는, 제12a도에서는 Pch의 MOS트랜지스터(71), 제12b도에서는 저항 R이 각각 접속된다. 충전전압은 인버터(72)를 통해 신호 ACL로 도출된다.

제13도는 제12a도의 동작을 나타낸다. 전원전압 Vcc와 비교하여, 충전전압 ACLB는 지연되어 상승하고, 이것이 로우레벨의 기간이 신호 ACL이 하이레벨로 되는 리세트기간으로 된다. 제12b도도 동일한 동작을 행한다.

이상과 같은 리세트기능을 갖고 있기 때문에, 제14도와 같이 드라이버(16))를 캐스케이드로 접속하고, 제26도와 같은 래치펄스용의 신호선을 생략하여도 각 드라이버(16)는 동일한 타이밍으로 분주동작을 행하여, 전체적으로 하나의 다단식 시프트레지스터로 확실히 기능한다. 래치펄스용의 신호선을 생략할 수 있으면, 실장용의 배선기판의 설계가 용이해지고, 집적회로의 패키지의 단자도 불필요하게 되어, 종합적으로 제조코스트를 절감할 수 있다. 또한, 쌍방향 시프트레지스터(14)는, 40단의 경우를 예로 들어 설명했으나, 다른 단수에서도 동일한 효과가 얻어진다.

제15도는, 본 발명의 또 다른 실시예의 간략화한 논리적 구성을 나타낸다. 또한, 제1도와 같은 구성에서 동일한 참조부호를 부여하고 설명을 생략한다.

SP-I/O버퍼(11)는, 스타트신호가 단자 SP1에서 제공되고, SP제어회로(12)에 의해 펄스폭이 제어된다. 셀렉터회로(13)는, 선택신호 SEL이 제공되어 쌍방향 시프트레지스터(14)의 데이트시프트방향을 단자 SP1과 단자 SP2사이에서 스위칭할 수 있다.

단자 SP1측에서 단자 SP2측으로의 시프트일때에는, 40단째의 최종단의 3단전의 37단째로부터의 출력이 후속하는 드라이버(16)의 입력스타트신호로서 단자 SP2에서 도출된다. 한편, 단자 SP2측에서 단자 SP1측으로의 시프트일때에는, 1단째의 최종단의 3단전의 4단째로 부터의 출력이 후속하는 드라이버(16)의 입력스타트신호로서 단자 SP1으로 부터 도출된다.

제16도는, 제15도의 구성에 의해 단자 SP1에서 입력스타트신호를 입력하고, 단자 SP2로부터 출력스타트신호를 도출하는 경우의 간략화한 전기적 구성을 나타낸다. 또한, 제2도와 같은 구성에는 동일한 참조부호를 부여하고 설명을 생략한다. 쌍방향 시프트레지스터(14)내에는, 40단에 걸쳐 종속접속되는 D-F/F(201~240)와, 스타트신호 발생회로(80)가 포함된다. 스타트신호 발생회로(80)내에는, D-F/F(44)와 3분주회로(81)가 포함된다. D-F/F(41), D-F/F(201~240) 및 3분주회로(81)의 클럭신호입력 CK에는, 클럭신호 CLK가 공통으로 제공된다. R-F/F(41)의 리세트입력 R과, 3분주회로(81)의 리세트입력 R에는 리세트신호 RESET가 제공된다. R-F/F(41)은, 리세트신호 RESET를 입력하면 클럭신호 CLK의 1주기의 2배의 주기인 제1분주 클럭신호 CLK2를 출력한다. 3분주회로(81)는, 리세트신호 RESET를 입력하면 클럭신호 CLK의 1주기의 3배의 주기인 제2분주클럭신호 CLK3를 출력한다. 3분주회로(81)의 출력은, D-F/F(42,44)의 클럭입력 CK에 공통으로 제공된다.

제17도는 제16도의 구성의 동작을 보인 타임차트이다. 리세트신호 RESET가 일단 하이레벨로 되어 있기 때문에 로우레벨로 변화하여 투입되면, R-F/F(41)의 출력 Q 및 3분주회로(81)의 출력은 로우레벨로 된다. R-F/F(41)는, 이하, 다음의 클럭신호 CLK의 하강마다 출력 Q의 레벨을 교대로 변화시키는 1/2의 분주동작을 행하여, 주기가 클럭신호 CLK의 주기 TCK의 2배인 제1분주클럭신호 CLK2를 발생한다.

3분주회로(81)는, 다음 클럭신호 CLK의 상승시에 출력레벨을 상승시키고, 클럭신호 CLK의 주기 TCK의 1.5배의 기간을 경과한 클럭신호의 하강시에 출력레벨을 하강시키며, TCK의 1.5배의 기간을 경과한 클럭신호의 하강시에 출력레벨을 하강시키며, TCK의 1.5배의 기간을 경과한 클럭신호의 상승시에 출력레벨을 상승시킨다. 즉, 3분주회로(81)는, 클럭신호 CLK의 주기 TCK의 1.5배의 기간경과마다 출력레벨을 교대로 변화시키는 1/3 분주동작을 행하여, 클럭신호 CLK의 주기 TCK의 3배의 제2분주클럭신호 CLK3을 발생한다.

제2분주클럭신호 CLK3의 하강까지 단자 SP1에 입력스타트신호가 적어도 3클럭주기(3ㆍTCK)분 입력되면, 입력스타트신호가 하강되어 다음의 분주클럭 CLK3의 하강까지, D-F/F(42)의 출력으로 부터의 신호 SPin1을 하이레벨로 한다.

D-F/F(43)은, 제1분주클럭 CLK2가 하이레벨인 동시에 리세트되어 출력 Q가 로우레벨로 된다. 이 출력 Q는, 신호 SPin1의 상승에서 하이레벨로 되고, 다음에 제1분주클럭 CLK2가 하이레벨로 되면 하강한다. 즉, 이 출력 Q로 부터는, 클럭신호 CLK의 1주기분 만큼 하이레벨로 되는 신호가 도출된다. SP제어회로(12)는, 펄스폭이 제어된 신호 SP를 스타트신호로서 쌍방향 시프트레지스터(14)에 제공한다.

쌍방향 시프트레지스터(14)의 1단째의 D-F/F(201)의 입력 D에 스타트신호 SP가 제공되면, 클럭신호 CLK의 상승에 동기하여 각 단의 D-F/F를 시프트하여, 각 단의 출력신호 D1~D40이 순차 도출된다. 37단째의 D-F/F(237)의 출력 D37은 D-F/F(238)의 입력 D에 제공됨과 동시에 D-F/F(44)의 입력 D에도 제공된다.

이 D-F/F(44)의 출력 Q는, 제2분주클럭 CLK3의 하강에 동기하여, 단자 SP2로 부터 제2분주클럭신호 CLK3의 1주기분, 즉 클럭신호 CLK의 주기 TCK의 3주기분(3ㆍTCK)동안 하이레벨로 되는 신호를 출력스타트신호로서, 출력단지 SP2로부터 후속의 드라이버(16)에 출력된다. 후속의 드라이버(16)내의 SP제어회로(12)내의 D-F/F(42에서는, 제17도에 SPin2로 표시한 바와 같이 제2분주클럭신호 CLK3의 1주기분이 하이레벨로 되는 신호가 입력된다.

후속의 드라이버(16)내의 SP제어회로(1)에 입력된 출력스타트신호는, 3클럭주기분이 시간적인 여유가 있으므로, 클럭신호 CLK의 주파수가 높아져도 확실히 소망의 타이밍으로 응답할 수 있다. 따라서, D-F/F(240)의 출력 D에 계속하여 지연없이 후속의 드라이버(16)내의 쌍방향 시프트레지스터(14)내의 제1단째이 D-F/F(201)의 출력 D1이 출력된다.

제8도는 쌍방향 시프트레지스터(14)의 n(n은 3 이상의 정수) 단계전으로부터의 출력을 사용하여, 출력단자 SP2에서 신호를 출력하는 구성의 동작을 보인 타임차트이다. 쌍방향 시프트레지스터(14)의 최종단으로부터 n단 전의 D-F/F의 출력을 사용하여 스타트신호를 출력하는 구성은, 제15도 및 제16도의 구성과 동일하며, 제16도에 보인 스타트신호 발생회로(80)의 3분주회로(81)를 n분주회로로 치환한 구성이다. n분주회로 클럭신호 CLK와, 리세트신호 RESET를 입력하여 클럭신호의 1/n 분주동작을 행하여, 주기가 클럭신호 CLK의 주기 TCK의 n배인 제2분주클럭신호 CLKn을 출력한다. 또한, 쌍방향 시프트레지스터(14)의 최종단으로 부터 n단 전의 D-F/F의 출력 Q를 사용하여 스타트신호를 출력한다.

리세트신호 RESET가, R-F/F(41)와 n분주회로에 투입되면, R-F/F(41)은, 클럭신호 CLK를 입력하여 1/2 분주동작을 행하고, 주기가 클럭신호 CLK의 주기 TCK의 2배인 제1분주클럭신호 CLK2를 발생한다. n분주회로는, 클럭신호 CLK를 입력하여 1/2 분주동작을 행하고, 주기가 클럭신호 CLK의 주기 TCK의 n배인 제2분주클럭신호 CLKn을 발생한다.

입력스타트신호가 적어도 n클럭주기(nㆍTCK) 분 입력되면, 입력스타트신호가 하강되기 때문에 다음의 제2분주클럭신호 CLKn의 하강까지, D-F/F(42)의 출력 Q로 부터의 신호 SPin1을 하이레벨로 한다. D-F/F(43)은, 제1분주클럭신호 CLK2가 하이레벨로 될 때까지, 클럭신호 CLK의 1주기만큼 하이레벨로 되는 신호 SP가 도출된다. 즉, D-F/F(43)은 펄스폭이 제어된 신호 SP를 출력한다.

쌍방향 시프트레지스터(14)의 제1단째의 D-F/F(201)의 입력 D에 스타트신호가 제공되면, 클럭신호 CLK의 상승에 동기하여, 각 단의 D-F/F이 시프트되어, 각 단의 출력신호 D1~D40이 순차도출된다. 또한, (40-n)단째의 D-F/F의 출력은 차단의 D-F/F의 입력 D에 제공됨과 동시에, D-F/F(44)의 입력 D에도 제공된다.

상기 D-F/F(44)의 출력 Q는, 제2분주클럭신호 CLKn의 하강에 동기하여, 단자 SP2로부터 제2분주클럭신호 CLKn의 1주기분(nㆍTCK)의 기간에 하이레벨로 되는 신호를 출력스타트신호로서, 출력단자 SP2에서 후속의 드라이버(16)로 출력된다. 후속의 드라이버(16)내의 SP제어회로(12)내의 D-F/F(42)에는, 제18도의 SPin2로 표시한 바와 같이, 제2분주클럭신호 CLKn의 1주기분이 하이레벨이 되는 신호가 입력된다.

후속 드라이버(16)내의 SP제어회로(12)에 입력된 출력스타트신호는 n클럭주기분(nㆍTCK)의 시간적 여유가 있기 때문에, 클럭신호 CLK의 주파수가 높게 되어도, 확실히 소망의 타이밍으로 응답할 수 있다. 따라서, D-F/F(240)의 출력 D40에 계속하여, 지연없이 후속의 드라이버(16)내의 쌍방향 시프트레지스터(14)내의 제1단째의 D-F/F(201)의 출력 D1이 출력된다.

제19도는, 본 발명의 또 다른 실시예를 보인 논리적 구성을 나타내는 블럭도이다. 제1도와 같은 구성에는 동일한 참조부호를 부여하고 설명을 생략한다.

SP-I/O버퍼(11)는, 입력스타트신호가 단자 SP1에서 제공되고, SP제어회로(12)에 의해 펄스폭이 제어된다. 셀렉터회로(13)는, 선택신호 SEL이 제공되어 쌍방향 시프트레지스터(14)의 데이타시프트방향을 단자 SP1과 단자 SP2사이에서 스위칭할 수 있다.

단자 SP1측에서 단자 SP2측으로의 시프트일때에는, 40단째의 최종단의 1단전의 39단째로부터의 출력이 후속하는 드라이버(16)의 입력스타트신호로서 단자 SP2로 부터 도출된다. 한편, 단자 SP2측에서 단자 SP1측으로의 시프트일 때에는, 1단째의 최종단의 1단전의 2단째로부터의 출력이 후속하는 드라이버(16)의 입력스타트신호로서 단자 SP1로서 부터 도출된다.

제20도는, 제19도의 구성에 의해 단자 SP1으로부터 입력스타트신호를 입력하고, 단자 SP2로부터 출력스타트신호를 도출하는 경우의 간략화한 전기적 구성을 나타낸다. 또한, 제2도와 같은 구성에는 동일한 참조부호를 부여하고 설명을 생략한다.

SP제어회로(12)는, D-F/F(200)을 포함하여 구성된다. D-F/F(200)은, 입력스타트신호가 입력 D에 제공되고, 클럭신호 CLK가 클럭입력 CK에 제공된다. D-F/F(200)은, 출력 Q로부터 스타트신호 SP01을 쌍방향 시프트레지스터(14)에 출력한다. 제21도는, 제20도의 보인 구성의 동작을 나타낸다. 입력스타트신호로서, 단자 SP1에 신호가 제공되면, D-F/F(200)의 출력 SP01은 최초의 클럭신호 CLK의 하강시점에서 상승하고, 다음의 클럭신호 CLK의 상승시점에서 하강한다.

쌍방향 시프트레지스터(14)의 D-F/F(201)의 입력 D에 스타트신호 SP가 제공되면, 클럭신호 CLK의 상승에 동기하여, 각 단의 D-F/F을 시프트하면서, 각 단의 출력신호 D1~D40이 순차도출된다. 다음, 39단째의 D-F/F(239)의 출력이 출력단자 SP2로 부터 출력스타트신호로서 후속 드라이버(16)에 출력된다.

종래 기술에 나타난 바와 같이, 쌍방향 시프트레지스터(14)의 40단째의 D-F/F(240)의 출력 Q를 출력스타트신호로서, 후속 드라이버(16)에 출력하는 경우에는, 후속 드라이버(16)의 용량이나 배선의 부유용량등의 원인에 의해, 후속 드라이버(16)내에서는 스타트신호 SP2에 파형둔화가 발생한다. 파형둔화에 의한 스타트신호는, 예컨대 클럭신호 CLK의 반주기~1주기분 지연하기 때문에 데이타가 소실되어 전체를 하나의 시프트레지스터로 동작시킬 수 없게 된다.

본 실시예에서는, 쌍방향 시프트레지스터(14)의 최종단보다 1단전의 39단째의 출력 Q를 출력스타트신호로서, 후속 드라이버(16)에 출력한다. 이에 따라, 제21도에 보인 바와 같이, 후속 드라이버(16)의 입력용량이나 배선의 부유용량등의 원인에 의해 파형둔화등이 발생하고, 사선으로 나타낸 바와 같이, 스타트신호 SP2가 예컨대, 반주기~1주기분 지연되어 시간적인 여유를 갖는다.

이 때문에, 적어도 D-F/F(240)의 출력 D40의 상승시점에 있어서, 후속 드라이버(16)의 스타트신호 SP2는 상승하고, D-F/F(240)의 출력의 하강시점에 있어서, 후속 드라이버(16)내의 쌍방향 시프트레지스터(14)의 제1단째의 출력 D1next가 확실히 상승한다. 이에 따라, 종속접속하는 드라이버에 있어서, 전체를 하나의 시프트레지스터로 동작시킬 수 있다.

또한, 전술한 파형둔화에 의한 스타트신호 SP2의 지연은, 클럭신호 CLK와 스타트신호 SP2의 상관관계에 의해 결정된다. 즉, 클럭신호 CLK가 고속화되면, 스타트신호 SP2의 지연은 커진다. 쌍방향 시프트레지스터(14)의 최종단보다 1단전의 39단째의 출력을 출력스타트신호로서, 후속 드라이버(16)에 출력하는 구성에 있어서, 현재의 클럭신호 CLK의 평균적인 속도이면 문제는 없으나, 클럭신호 CLK의 고속화에 의해, 스타트신호 SP2의 지연이 클럭신호 CLK의 1주기보다 길게 된 경우에, 시간적 여유가 없어져 오동작할 염려가 있다. 이 때문에 전술한 쌍방향 시프트레지스터(14)의 최종단보다 2단째 이상전의 출력 Q를 사용하여 출력스타트신호를 후속 드라이버(16)에 출력하는 구성이 이상적이다.

본 발명은, 그 정신 또는 주요한 특징에서 벗어나지 않고도 여러가지로 실시할 수 있다. 따라서, 전술한 실시예는 여러면에서 단순한 예시에 불과하며 본 발명의 범위는 특허청구의 범위에 명시한 바와 같으며, 명세서 본문에는 구속되지 않는다.

또한, 특허청구범위의 균등범위에 속하는 변형이나 변경은 모두 본 발명의 범위내의 것이다.

Claims

다단식 시프트레지스터를 포함하고, 입력 스타트신호에 응답하여 클럭신호에 동기하면서 순차 시프트하는 출력을 시프트레지스터의 각 단에서 도출하는 집적회로에 있어서, 다단식 시프트레지스터의 최종단보다 전단으로부터의 출력에 응답하고, 클럭신호의 1주기보다 긴 주기에서 출력스타트신호를 발생하는 스타트신호 발생회로를 포함하며, 출력스타트신호를 후속측의 입력 스타트신호로서 종속접속가능한 것을 특징으로 하는 집적회로.
제1항에 있어서, 복수개의 집적회로를 종속접속하고, 공통의 상기 클럭신호에 따라 전체적으로 하나의 다단식 시프트레지스터로서 동작가능한 것을 특징으로 하는 집적회로.
제2항에 있어서, 상기 스타트신호 발생회로는, 상기 다단식 시프트레지스터의 최종단보다 2단 전단으로부터의 출력이 데이타입력으로 제공되고, 상기 클럭신호를 1/2로 분주한 신호가 클럭입력으로 제공되며, 출력으로서 상기 출력스타트신호를 도출하는 D 플립플롭을 포함하는 것을 특징으로 하는 집적회로.
제2항에 있어서, 상기 스타트신호 발생회로는, 상기 클럭신호를 1/n(n은 3 이상의 정수)로 분주한 신호를 출력하는 n 분주회로, 및 상기 다단식 시프트레지스터의 최종단보다 n단 전단으로부터의 출력이 데이타 입력으로서 제공되고, n분주회로로부터의 출력이 클럭입력으로서 제공되며, 출력으로서 상기 입력스타트신호를 도출하는 D 플립플롭을 포함하는 것을 특징으로 하는 집적회로.
제1항에 있어서, 상기 입력스타트신호를 수신하고, 다단식 시프트레지스터의 동작에 적합한 펄스폭으로 제어하는 스타트펄스 제어회로를 구비하는 것을 특징으로 하는 집적회로.
제1항에 있어서, 상기 다단식 시프트레지스터는 시프트방향이 절환가능한 쌍방향성인 것을 특징으로 하는 집적회로.
제6항에 있어서, 상기 다단식 시프트레지스터의 각 단으로부터의 출력에 의해 액정표시소자의 구동을 행하는 것을 특징으로 하는 집적회로.
제1항에 있어서, 상기 클럭신호보다 긴 주기를, 클럭신호를 분주하여 발생하는 분주회로, 및 전원투입시에 분주회로를 초기화하는 초기화회로를 포함하는 것을 특징으로 하는 집적회로.
제8항에 있어서, 상기 클럭신호는 전원투입시에 미리 정한 기간이상 휴지되며, 상기 초기화회로는, 클럭신호의 휴지기간 미만의 주기에서 발진하는 내부발진회로를 포함하고, 내부발진회로로부터의 발진출력에 동기하여 상기 분주회로를 초기화하는 것을 특징으로 하는 집적회로.
제8항에 있어서, 상기 초기화회로는, 콘덴선의 충전전압의 상승의 지연을 이용하는 파워온 리세트동작에 의해 상기 분주회로를 초기화하는 것을 특징으로 하는 집적회로.