JP2737121B2 - 駆動回路 - Google Patents
駆動回路Info
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- JP2737121B2 JP2737121B2 JP62144874A JP14487487A JP2737121B2 JP 2737121 B2 JP2737121 B2 JP 2737121B2 JP 62144874 A JP62144874 A JP 62144874A JP 14487487 A JP14487487 A JP 14487487A JP 2737121 B2 JP2737121 B2 JP 2737121B2
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Description
【発明の詳細な説明】
［発明の属する技術分野］
本発明は、液晶ディスプレイや、プラズマ・ディスプ
レイ、蛍光表示管等の、表示体を駆動する多出力ドライ
バ回路の回路方式に関する。 【従来の技術】 従来の大出力電流、大出力電圧を有する相補型金属半
導体（以下Ｃ−MOS）出力のドライバは、第２図（ａ）
の様に、出力ドライバー部のＰチャンネル・トランジス
タ（以下Pch−Tr）及びＮチャンネル・トランジスタ
（以下Nch−Tr）のゲートを接続して同一の制御信号で
駆動していた。 ［発明が解決しようとする課題］ しかし第２図（ａ）の様な回路では、出力のスイッチ
ング時に、Pch−TrがON、ON状態になるので両方のTrを
通って過大なショート電流が流れる。またそのショート
電流は、前段制御回路の出力の立ち上り、立ち下りの応
答時間が長くなればなるだけ流れつづける。そこでドラ
イバ駆動用信号の立ち上り、立ち下りの応答時間を短縮
するために、ドライバー前段に出力ドライバーより小さ
いバッファ用インバータを数段入れる等をした。しかし
数段入れたインバータにもショート電流は流れ、ドライ
バー部のショート電流は除去できない。このショート電
流は、集積回路（以下IC）の消費電流を増加させる。ま
た熱を発生する。この熱はドライバ出力数を増加させる
程に増加するし、ドライバON、OFF周波数を上げれば上
げる程増加するため、パッケージ等の外部要因からの制
約、たとえば、パッケージの許容損失により制限され、
ドライバの多出力化や高速動作は不可能であった。ま
た、過大なショート電流は、電源電圧に変動を起こさ
せ、IC内部のデータを反転させてしまったり、他の電源
ノイズに敏感な回路にも影響を及ぼし、誤動作を起こす
事がある。ショート電流を無くす方法として、第２図
（ｂ）の様に、出力ドライバ前段回路に遅延回路を含
み、位相差を付けた信号を、出力ドライバ、Pch−Tr、N
ch−Trのゲート信号として別々に入力する方法がある。
しかしこの回路では、出力ドライバー部の電源電圧が高
電圧になると、データ転送部等（以下ロジック部）の信
号を高電圧信号に変換するレベルシフト回路の応答時間
が長くなるため、出力ドライバ、Pch−Tr、Nch−Trのゲ
ート信号の位相差をかなり大きく取る必要がある。よっ
て、位相差を大きくするために、ディレイ回路内の容量
や抵抗の面積が大きくなる。このディレイ回路が各出力
ドライバーの数だけ付く事になるので、ICチップのチッ
プ面積が増大してしまう。また、内蔵容量や抵抗のバラ
ツキによって、出力ドライバ、ON、OFFの伝達時間に、
各出力間で差が生じてしまい、プラズマ・ディスプレイ
等の高速で動作するディスプレイでは、色むら等の悪い
症状が現れる。 また以上の様な問題を解決し多出力ドライバを可能と
するために特願昭62−93778号の様に、出力ドライバのO
N、OFFの切り変わりを、外部信号で制御する事によっ
て、出力ドライバPch−TrがON、OFFするタイミングに差
を作り、ショート電流を無くす方法がある。 しかし、出力の切り変わりを外部信号で制御する様に
ドライバの使用方法が限定される。そうなると、その様
な使い方をしないディスプレイの場合、システムの変更
をしなければならなくなる。また、上記方法の場合、デ
ータがHigh（以下Ｈ）からＨ（すなわちデータが続けて
Ｈの時）に切り変わった時にも、出力ドライバ部は、切
り変わり時に一度、必ずLow（以下Ｌ）になる。ドライ
バの立ち上り、立ち下り時間をそれぞれ１μｓ、Ｌの期
間を２μｓ程度取るとしたら、出力が完全にＨでない期
間は４μｓ程度となり、その４μｓの間表示が消える事
になる。プラズマディスプレイの様に高速に動作するデ
ィスプレイでは、実質点灯時間は、40μｓ程度なので、
この10％（４μs/40μｓ＝10％）も消えていることにな
ると、表示輝度が下る、等の問題点があった。 本発明の多出力ドライバーは、以上の様な問題点を解
決するもので、その目的とする所は、ドライバー多出力
化可能、高速動作可能、安価なパッケージに実装可能と
するために、出力ドライバー部のショート電流を無く
し、消費電流を少なくするとともに、ICチップ面積の増
大を防ぐことと同時に、システムの変更等のわずらわし
さを必要とせず、表示輝度を下げる事なく、美しい表示
を可能とする多出力の駆動回路を提供する事にある。 ［課題を解決するための手段］ 本発明の駆動回路は、入力データに基づいて制御され
る第１のトランジスタと、 所定のパルス幅を有し該入力データの供給タイミング
に応じて供給される第１の制御信号と該入力データとの
論理をとって、第２の制御信号を出力する論理回路と、 該第２の制御信号に基づいて導通又は非導通に制御さ
れ、前記入力データの到来から前記所定のパルス幅の終
端までの期間に、非導通に制御されてなる第２のトラン
ジスタとを備え、 前記第１のトランジスタと前記第２のトランジスタと
を直列接続してなり、 前記所定のパルス幅は、前記入力データが前記第１の
トランジスタまで伝搬するまでの時間よりも長いことを
特徴とする。 また、本発明の駆動回路は、入力データに基づいて制
御される第１のトランジスタと、 所定のパルス幅を有し該入力データの供給タイミング
に応じて供給される第１の制御信号と該入力データとの
論理をとって、第２の制御信号を出力する論理回路と、 該第２の制御信号に基づいて導通又は非導通に制御さ
れ、前記入力データの到来から前記所定のパルス幅の終
端までの期間に、非導通に制御されてなる第２のトラン
ジスタとを備え、 前記第１のトランジスタと前記第２のトランジスタと
を直列接続してなる回路を複数具備し、 前記所定のパルス幅は、前記入力データが前記第１の
トランジスタまで伝搬するまでの時間よりも長く設定さ
れてなり、 前記第１の制御信号が前記複数の各回路に共通に入力
されてなることを特徴とする。 ［作用］ 本発明の特許請求の範囲第１項に記載された駆動回路
では、第１、第２のトランジスタは入力データの供給に
応じて制御されるが、第２のトランジスタは、「所定の
パルス幅を有し該入力データの供給タイミングに応じて
供給される第１の制御信号」と該入力データとの論理を
とつた「第２の制御信号」に基づいて導通又は非導通に
制御され、かつ、「前記入力データの到来から前記所定
のパルス幅の終端までの期間に、非導通に制御されてな
る」ものであるため、この所定のパルス幅の期間には第
２のトランジスタは必ず非導通となり、そのため直列接
続された第１及び第２のトランジスタ間のショート電流
を完全になくすことができる。従って、本発明は、ショ
ート電流自体をなくすことができる。 また、本発明は「前記所定のパルス幅は、前記入力デ
ータが前記第１のトランジスタまで伝搬するまでの時間
よりも長い」ものであるため、該所定のパルスの終端ま
でには必ず第１のトランジスタが非導通に変化している
こととなり、該所定のパルスの終了後もショート電流は
流れることがない、という顕著な効果を奏する。 さらに、第２のトランジスタを制御する第１の制御信
号は駆動データの「供給タイミングに応じて供給され
る」信号であり、かつ、第２の制御信号は第１の制御信
号との論理出力であるため、駆動データの到来と第１、
第２の制御信号は同期することとなり、外部から制御信
号を与える必要がない、そのため、回路使用上の制約が
少ない。 第１図、第３図の実施例で説明すれば、ラッチ・パル
スLPから遅延回路を通って作られた制御回路信号（以下
LPD）が、ラッチ内データ即ちラッチされていたデー
タ、つまりラッチからの出力データと論理積がとられ
て、出力ドライバのNch−Trを制御する。出力ドライバ
のPch−Trは、ラッチからの出力データのに基づいて制
御される。 出力ドライバのPch−Trは、ラッチからの出力データ
により、Nch−Trはラッチからの出力データとLPDにより
制御される。ラッチパルスが入ってから任意の時間Nch
−Trは必らずOFFする、その間にPch−TrのON、OFFが行
われ、任意の時間後に、ラッチからの出力データによ
り、Nch−TrはONするかOFFのままになる。したがって出
力ドライバ（出力用駆動回路）にショート電流は流れな
い。またデータがＨからＨの切り変わり時に、出力がＬ
となる事は無く、点灯時間が減る事は無い。 また、本発明の特許請求の範囲第２項に記載された駆
動回路は、特許請求の範囲第１項に記載した回路を複数
含む多出力の駆動回路であっても、「前記第１の制御信
号が前記複数の各回路に共通に入力されてなる」もので
あるため、遅延回路を共通とすることができる、そのた
め、回路規模が小さく、複数の各駆動回路にばらつきの
少ない遅延時間をもった制御信号を供給することができ
る、従って、プラズマディスプレイ等で高速に動作させ
る場合であっても色むら等の不具合が生じない。 ［実施例１］ 第１図は本発明の実施例のブロック図であって、信号
SIは、シリアル・データであり、シフト・レジスタ１の
中を転送された後、シリアルデータ出力としてSOへ出力
される。信号CKはシフト・レジスタ１のデータを転送す
る転送クロックである。信号LPは、ラッチ回路２のラッ
チパルスである。信号BKは、出力固定制御信号で、BK信
号を入力している間、ドライバー出力６は、Ｌに固定さ
れる。 シリアル・データS1は、ｎビットのシフトレジスタ１
に入力されると、ラッチ・パルスLPにより、ラッチ回路
２に出力される。 回路３はドライバ制御回路であり、内部は第３図の様
になっている。この例の場合、ドライバ部電圧VDは70V
程度、ロジック部の電圧VLは5V程度であり、レベルシフ
ト回路3a、NAND2ケ、インバータ１ケを含んでいる。こ
の回路の入力15にラッチの出力データ、14にBK信号の反
転信号である▲▼信号、31に30の遅延回路の出力で
あるLPD信号、16に５の遅延回路の出力である▲
▼信号を接続している。 レベルシフト回路3aの特性は、第４図の様な特性であ
り、信号の伝達に数μsec程度の時間を要する。したが
って出力駆動回路４を構成するPch−Tr4a、Nch−Tr4bの
OFF、OFFのタイミングを作るためには、出力をＨからＬ
に切り変える時、Pch−TrのOFF信号を入力し、レベルシ
フト回路3aの応答時間よりも遅れて、Nch−TrのON信号
を入力する必要がある。出力をＬからＨに切り変える時
は、自然にPch−TrのONする時間は遅れるので、入力信
号は同時に入力されれば良い。 遅延回路５の実施例は第５図（ａ）の様になってい
て、インバータ２個とNAND1ケ、容量１個から構成され
ている。この回路は、入力信号に対して、それと逆相の
任意の遅延信号を、インバータと内蔵容量で作り、さら
に信号を反転させて所望の遅延信号を得、入力信号と該
遅延信号のNANDを取っている。任意の遅延信号は、レベ
ルシフトの応答時間よりも、若干長くなる様に設定す
る。 遅延回路30の実施例は第５図（ｂ）の様になってい
て、Ｄ−F/F1個、インバータ２個、容量１個、NOR1ケ、
AND−NORから構成されている。この回路は入力信号LP
（32）に対して、その立ち上りで出力がＨとなり、任意
の時間遅延して出力はＬとなる。任意の時間はレベルシ
フトの応答時間よりも若干長くなる様に設定する。 以上の様な構成によれば、BK信号を使用する場合は、
BK信号とBK信号から遅延回路を通って作られた制御回路
である▲▼信号が、ラッチからの出力データ（1
5）と論理積を取って、出力ドライバ回路４のPch−Tr4a
を制御する回路、Nch−Tr4bを制御する回路に別々に入
力される。したがって出力駆動回路を構成するPch−Tr
とNch−Trが、ON、OFFするタイミングに差ができる。こ
の時、Nch−TrがON、OFFしない様に位相差を付けるの
で、出力ドライバー部にショート電流は流れない。 BK信号が入力されない場合には、出力ドライバのPch
−Tr4aはラッチからの出力データ（15）に、Nch−Tr4b
はラッチからの出力データ（15）とLPD信号（31）で制
御される。ラッチパルス４が入ってから任意の時間、Nc
h−Tr4bは必ずOFFする、その時間にPch−Tr4aのON、OFF
が行われ、任意の時間後に、ラッチからの出力データに
より、Nch−Trは、ONするかOFFのままになる。したがっ
て出力ドライバ回路４にショート電流は流れない。また
データがＨ→Ｈの切り変わり時に、出力がＬとなる事は
無く、点灯時間が減る事は無い。 ［実施例２］ 第６図は、本発明の実施例２のブロック図であって、
信号SI、LP、BK、出力SOは実施例１で示したものと同等
である。ラッチ回路２のデータ出力をQM、その反転を▲
▼とする。ドライバ制御回路３には、NOR1ケ、OR−
NAND1ケ、ロジック電圧系のインバータ１ケ、レベルシ
フト回路、ドライバー電圧系のインバータ１ケを含んで
いる。一点鎖線の左側がロジック電圧VL、右側がドライ
バ電圧VDである。 遅延回路５には、遅延のためのインバータ６コと容量
３ケ、他にNOR1ケ、インバータ２ケを含んでいる。 遅延回路30には、Ｄ−F/F1ケ、遅延のためのインバー
タ６コと容量３ケ他にNOR1ケ、AND−NOR1ケ、インバー
タ２個を含んでいる、 ドライバ制御回路のNORの入力としては、▲▼とB
K信号を、OR−NANDのNAND側の入力としては、▲
▼信号を、ORの入力としてQMとLPD信号を入力してい
る。 ドライバー電圧系のインバータは、ドライバーTrに比
較して、かなり小さなサイズのTrを使用している。これ
は、レベルシフト回路の応答時間を速めるために、配置
されたものであり、そこに流れるショート電流は、ドラ
イバショート電流に比較し極端に小さくなる様にTr能力
をしぼっている。また、このインバータを入れた事によ
り、レベルシフトに流れるショート電流は減少してい
る。電流のトータルでは、インバータを入れる前よりも
入れた後の方が減少している。 第７図は、従来の実施例のブロック図であって信号S
I、CK、BK、出力SOは実施例１で示したものと同等であ
る。ドライバ制御回路部、ドライバ出力部の構成は本発
明の実施例２と異なっている。24のVPは、内蔵の抵抗の
分割によって、VDより若干、低い電圧を与える。このレ
ベルシフトは、トランジスタ負荷型のレベルシフトであ
り、立ち上り、立ち下りの応答が遅いため、２つのイン
バータを介して、ドライバのゲートに信号を与える構成
である。 第８図は、出力ON−OFF周波数25（Ｘ−軸）とVD＝70V
時の消費電流26（Ｙ−軸）のグラフである。27は第７図
の従来の実施例のデータである。この時のドライバ出力
の数は20ビットである。それに対し28は本発明の実施例
２のデータであり、この時のドライバ出力の数は64ビッ
トである。一点鎖線29は、パッケージの許容損失（250m
W）から制限される消費電流値の上限を示す。このグラ
フからわかる様に従来のドライバでは出力数20ビット
で、ON−OFF周波数は20KHZ以下であり、本発明のドライ
バは、出力数64ビットでON、OFF周波数は100KHZが可能
となる。 ［発明の効果］ 以上の様に本発明の駆動回路を使用すれば、出力ドラ
イバのON、OFF時の過大なショート電流を無くす事が出
来るので、消費電流を減らす事が出来る。消費電流が減
るので、IC自体の発熱が減り、パッケージの許容損失等
により制限されていた、ドライバーの多出力化及び高速
動作が可能となる。また、過大なショート電流により電
源変動を起こし、ロジック内部のデータを反転させてし
まったり、又、電源ノイズに敏感な多の回路への影響も
無くなり、誤動作が無くなる。全出力数の遅延回路も必
要無いので、チップ面積は増大しない。各出力間での伝
達時間にバラツキは生じないので、プラズマ・ディスプ
レイ等の高速動作するディスプレイに色むら等の症状は
現れず美しい表示が出来る。許容損失の高い特別なパッ
ケージを使用しなくて済むので、安価なパッケージに実
装可能となり、コストメリットが大きくなる。同時に、
ディスプレイシステムの変更等のわずらわしさを必要と
せず、表示輝度を下げる事もなく、美しい表示が見られ
る。
レイ、蛍光表示管等の、表示体を駆動する多出力ドライ
バ回路の回路方式に関する。 【従来の技術】 従来の大出力電流、大出力電圧を有する相補型金属半
導体（以下Ｃ−MOS）出力のドライバは、第２図（ａ）
の様に、出力ドライバー部のＰチャンネル・トランジス
タ（以下Pch−Tr）及びＮチャンネル・トランジスタ
（以下Nch−Tr）のゲートを接続して同一の制御信号で
駆動していた。 ［発明が解決しようとする課題］ しかし第２図（ａ）の様な回路では、出力のスイッチ
ング時に、Pch−TrがON、ON状態になるので両方のTrを
通って過大なショート電流が流れる。またそのショート
電流は、前段制御回路の出力の立ち上り、立ち下りの応
答時間が長くなればなるだけ流れつづける。そこでドラ
イバ駆動用信号の立ち上り、立ち下りの応答時間を短縮
するために、ドライバー前段に出力ドライバーより小さ
いバッファ用インバータを数段入れる等をした。しかし
数段入れたインバータにもショート電流は流れ、ドライ
バー部のショート電流は除去できない。このショート電
流は、集積回路（以下IC）の消費電流を増加させる。ま
た熱を発生する。この熱はドライバ出力数を増加させる
程に増加するし、ドライバON、OFF周波数を上げれば上
げる程増加するため、パッケージ等の外部要因からの制
約、たとえば、パッケージの許容損失により制限され、
ドライバの多出力化や高速動作は不可能であった。ま
た、過大なショート電流は、電源電圧に変動を起こさ
せ、IC内部のデータを反転させてしまったり、他の電源
ノイズに敏感な回路にも影響を及ぼし、誤動作を起こす
事がある。ショート電流を無くす方法として、第２図
（ｂ）の様に、出力ドライバ前段回路に遅延回路を含
み、位相差を付けた信号を、出力ドライバ、Pch−Tr、N
ch−Trのゲート信号として別々に入力する方法がある。
しかしこの回路では、出力ドライバー部の電源電圧が高
電圧になると、データ転送部等（以下ロジック部）の信
号を高電圧信号に変換するレベルシフト回路の応答時間
が長くなるため、出力ドライバ、Pch−Tr、Nch−Trのゲ
ート信号の位相差をかなり大きく取る必要がある。よっ
て、位相差を大きくするために、ディレイ回路内の容量
や抵抗の面積が大きくなる。このディレイ回路が各出力
ドライバーの数だけ付く事になるので、ICチップのチッ
プ面積が増大してしまう。また、内蔵容量や抵抗のバラ
ツキによって、出力ドライバ、ON、OFFの伝達時間に、
各出力間で差が生じてしまい、プラズマ・ディスプレイ
等の高速で動作するディスプレイでは、色むら等の悪い
症状が現れる。 また以上の様な問題を解決し多出力ドライバを可能と
するために特願昭62−93778号の様に、出力ドライバのO
N、OFFの切り変わりを、外部信号で制御する事によっ
て、出力ドライバPch−TrがON、OFFするタイミングに差
を作り、ショート電流を無くす方法がある。 しかし、出力の切り変わりを外部信号で制御する様に
ドライバの使用方法が限定される。そうなると、その様
な使い方をしないディスプレイの場合、システムの変更
をしなければならなくなる。また、上記方法の場合、デ
ータがHigh（以下Ｈ）からＨ（すなわちデータが続けて
Ｈの時）に切り変わった時にも、出力ドライバ部は、切
り変わり時に一度、必ずLow（以下Ｌ）になる。ドライ
バの立ち上り、立ち下り時間をそれぞれ１μｓ、Ｌの期
間を２μｓ程度取るとしたら、出力が完全にＨでない期
間は４μｓ程度となり、その４μｓの間表示が消える事
になる。プラズマディスプレイの様に高速に動作するデ
ィスプレイでは、実質点灯時間は、40μｓ程度なので、
この10％（４μs/40μｓ＝10％）も消えていることにな
ると、表示輝度が下る、等の問題点があった。 本発明の多出力ドライバーは、以上の様な問題点を解
決するもので、その目的とする所は、ドライバー多出力
化可能、高速動作可能、安価なパッケージに実装可能と
するために、出力ドライバー部のショート電流を無く
し、消費電流を少なくするとともに、ICチップ面積の増
大を防ぐことと同時に、システムの変更等のわずらわし
さを必要とせず、表示輝度を下げる事なく、美しい表示
を可能とする多出力の駆動回路を提供する事にある。 ［課題を解決するための手段］ 本発明の駆動回路は、入力データに基づいて制御され
る第１のトランジスタと、 所定のパルス幅を有し該入力データの供給タイミング
に応じて供給される第１の制御信号と該入力データとの
論理をとって、第２の制御信号を出力する論理回路と、 該第２の制御信号に基づいて導通又は非導通に制御さ
れ、前記入力データの到来から前記所定のパルス幅の終
端までの期間に、非導通に制御されてなる第２のトラン
ジスタとを備え、 前記第１のトランジスタと前記第２のトランジスタと
を直列接続してなり、 前記所定のパルス幅は、前記入力データが前記第１の
トランジスタまで伝搬するまでの時間よりも長いことを
特徴とする。 また、本発明の駆動回路は、入力データに基づいて制
御される第１のトランジスタと、 所定のパルス幅を有し該入力データの供給タイミング
に応じて供給される第１の制御信号と該入力データとの
論理をとって、第２の制御信号を出力する論理回路と、 該第２の制御信号に基づいて導通又は非導通に制御さ
れ、前記入力データの到来から前記所定のパルス幅の終
端までの期間に、非導通に制御されてなる第２のトラン
ジスタとを備え、 前記第１のトランジスタと前記第２のトランジスタと
を直列接続してなる回路を複数具備し、 前記所定のパルス幅は、前記入力データが前記第１の
トランジスタまで伝搬するまでの時間よりも長く設定さ
れてなり、 前記第１の制御信号が前記複数の各回路に共通に入力
されてなることを特徴とする。 ［作用］ 本発明の特許請求の範囲第１項に記載された駆動回路
では、第１、第２のトランジスタは入力データの供給に
応じて制御されるが、第２のトランジスタは、「所定の
パルス幅を有し該入力データの供給タイミングに応じて
供給される第１の制御信号」と該入力データとの論理を
とつた「第２の制御信号」に基づいて導通又は非導通に
制御され、かつ、「前記入力データの到来から前記所定
のパルス幅の終端までの期間に、非導通に制御されてな
る」ものであるため、この所定のパルス幅の期間には第
２のトランジスタは必ず非導通となり、そのため直列接
続された第１及び第２のトランジスタ間のショート電流
を完全になくすことができる。従って、本発明は、ショ
ート電流自体をなくすことができる。 また、本発明は「前記所定のパルス幅は、前記入力デ
ータが前記第１のトランジスタまで伝搬するまでの時間
よりも長い」ものであるため、該所定のパルスの終端ま
でには必ず第１のトランジスタが非導通に変化している
こととなり、該所定のパルスの終了後もショート電流は
流れることがない、という顕著な効果を奏する。 さらに、第２のトランジスタを制御する第１の制御信
号は駆動データの「供給タイミングに応じて供給され
る」信号であり、かつ、第２の制御信号は第１の制御信
号との論理出力であるため、駆動データの到来と第１、
第２の制御信号は同期することとなり、外部から制御信
号を与える必要がない、そのため、回路使用上の制約が
少ない。 第１図、第３図の実施例で説明すれば、ラッチ・パル
スLPから遅延回路を通って作られた制御回路信号（以下
LPD）が、ラッチ内データ即ちラッチされていたデー
タ、つまりラッチからの出力データと論理積がとられ
て、出力ドライバのNch−Trを制御する。出力ドライバ
のPch−Trは、ラッチからの出力データのに基づいて制
御される。 出力ドライバのPch−Trは、ラッチからの出力データ
により、Nch−Trはラッチからの出力データとLPDにより
制御される。ラッチパルスが入ってから任意の時間Nch
−Trは必らずOFFする、その間にPch−TrのON、OFFが行
われ、任意の時間後に、ラッチからの出力データによ
り、Nch−TrはONするかOFFのままになる。したがって出
力ドライバ（出力用駆動回路）にショート電流は流れな
い。またデータがＨからＨの切り変わり時に、出力がＬ
となる事は無く、点灯時間が減る事は無い。 また、本発明の特許請求の範囲第２項に記載された駆
動回路は、特許請求の範囲第１項に記載した回路を複数
含む多出力の駆動回路であっても、「前記第１の制御信
号が前記複数の各回路に共通に入力されてなる」もので
あるため、遅延回路を共通とすることができる、そのた
め、回路規模が小さく、複数の各駆動回路にばらつきの
少ない遅延時間をもった制御信号を供給することができ
る、従って、プラズマディスプレイ等で高速に動作させ
る場合であっても色むら等の不具合が生じない。 ［実施例１］ 第１図は本発明の実施例のブロック図であって、信号
SIは、シリアル・データであり、シフト・レジスタ１の
中を転送された後、シリアルデータ出力としてSOへ出力
される。信号CKはシフト・レジスタ１のデータを転送す
る転送クロックである。信号LPは、ラッチ回路２のラッ
チパルスである。信号BKは、出力固定制御信号で、BK信
号を入力している間、ドライバー出力６は、Ｌに固定さ
れる。 シリアル・データS1は、ｎビットのシフトレジスタ１
に入力されると、ラッチ・パルスLPにより、ラッチ回路
２に出力される。 回路３はドライバ制御回路であり、内部は第３図の様
になっている。この例の場合、ドライバ部電圧VDは70V
程度、ロジック部の電圧VLは5V程度であり、レベルシフ
ト回路3a、NAND2ケ、インバータ１ケを含んでいる。こ
の回路の入力15にラッチの出力データ、14にBK信号の反
転信号である▲▼信号、31に30の遅延回路の出力で
あるLPD信号、16に５の遅延回路の出力である▲
▼信号を接続している。 レベルシフト回路3aの特性は、第４図の様な特性であ
り、信号の伝達に数μsec程度の時間を要する。したが
って出力駆動回路４を構成するPch−Tr4a、Nch−Tr4bの
OFF、OFFのタイミングを作るためには、出力をＨからＬ
に切り変える時、Pch−TrのOFF信号を入力し、レベルシ
フト回路3aの応答時間よりも遅れて、Nch−TrのON信号
を入力する必要がある。出力をＬからＨに切り変える時
は、自然にPch−TrのONする時間は遅れるので、入力信
号は同時に入力されれば良い。 遅延回路５の実施例は第５図（ａ）の様になってい
て、インバータ２個とNAND1ケ、容量１個から構成され
ている。この回路は、入力信号に対して、それと逆相の
任意の遅延信号を、インバータと内蔵容量で作り、さら
に信号を反転させて所望の遅延信号を得、入力信号と該
遅延信号のNANDを取っている。任意の遅延信号は、レベ
ルシフトの応答時間よりも、若干長くなる様に設定す
る。 遅延回路30の実施例は第５図（ｂ）の様になってい
て、Ｄ−F/F1個、インバータ２個、容量１個、NOR1ケ、
AND−NORから構成されている。この回路は入力信号LP
（32）に対して、その立ち上りで出力がＨとなり、任意
の時間遅延して出力はＬとなる。任意の時間はレベルシ
フトの応答時間よりも若干長くなる様に設定する。 以上の様な構成によれば、BK信号を使用する場合は、
BK信号とBK信号から遅延回路を通って作られた制御回路
である▲▼信号が、ラッチからの出力データ（1
5）と論理積を取って、出力ドライバ回路４のPch−Tr4a
を制御する回路、Nch−Tr4bを制御する回路に別々に入
力される。したがって出力駆動回路を構成するPch−Tr
とNch−Trが、ON、OFFするタイミングに差ができる。こ
の時、Nch−TrがON、OFFしない様に位相差を付けるの
で、出力ドライバー部にショート電流は流れない。 BK信号が入力されない場合には、出力ドライバのPch
−Tr4aはラッチからの出力データ（15）に、Nch−Tr4b
はラッチからの出力データ（15）とLPD信号（31）で制
御される。ラッチパルス４が入ってから任意の時間、Nc
h−Tr4bは必ずOFFする、その時間にPch−Tr4aのON、OFF
が行われ、任意の時間後に、ラッチからの出力データに
より、Nch−Trは、ONするかOFFのままになる。したがっ
て出力ドライバ回路４にショート電流は流れない。また
データがＨ→Ｈの切り変わり時に、出力がＬとなる事は
無く、点灯時間が減る事は無い。 ［実施例２］ 第６図は、本発明の実施例２のブロック図であって、
信号SI、LP、BK、出力SOは実施例１で示したものと同等
である。ラッチ回路２のデータ出力をQM、その反転を▲
▼とする。ドライバ制御回路３には、NOR1ケ、OR−
NAND1ケ、ロジック電圧系のインバータ１ケ、レベルシ
フト回路、ドライバー電圧系のインバータ１ケを含んで
いる。一点鎖線の左側がロジック電圧VL、右側がドライ
バ電圧VDである。 遅延回路５には、遅延のためのインバータ６コと容量
３ケ、他にNOR1ケ、インバータ２ケを含んでいる。 遅延回路30には、Ｄ−F/F1ケ、遅延のためのインバー
タ６コと容量３ケ他にNOR1ケ、AND−NOR1ケ、インバー
タ２個を含んでいる、 ドライバ制御回路のNORの入力としては、▲▼とB
K信号を、OR−NANDのNAND側の入力としては、▲
▼信号を、ORの入力としてQMとLPD信号を入力してい
る。 ドライバー電圧系のインバータは、ドライバーTrに比
較して、かなり小さなサイズのTrを使用している。これ
は、レベルシフト回路の応答時間を速めるために、配置
されたものであり、そこに流れるショート電流は、ドラ
イバショート電流に比較し極端に小さくなる様にTr能力
をしぼっている。また、このインバータを入れた事によ
り、レベルシフトに流れるショート電流は減少してい
る。電流のトータルでは、インバータを入れる前よりも
入れた後の方が減少している。 第７図は、従来の実施例のブロック図であって信号S
I、CK、BK、出力SOは実施例１で示したものと同等であ
る。ドライバ制御回路部、ドライバ出力部の構成は本発
明の実施例２と異なっている。24のVPは、内蔵の抵抗の
分割によって、VDより若干、低い電圧を与える。このレ
ベルシフトは、トランジスタ負荷型のレベルシフトであ
り、立ち上り、立ち下りの応答が遅いため、２つのイン
バータを介して、ドライバのゲートに信号を与える構成
である。 第８図は、出力ON−OFF周波数25（Ｘ−軸）とVD＝70V
時の消費電流26（Ｙ−軸）のグラフである。27は第７図
の従来の実施例のデータである。この時のドライバ出力
の数は20ビットである。それに対し28は本発明の実施例
２のデータであり、この時のドライバ出力の数は64ビッ
トである。一点鎖線29は、パッケージの許容損失（250m
W）から制限される消費電流値の上限を示す。このグラ
フからわかる様に従来のドライバでは出力数20ビット
で、ON−OFF周波数は20KHZ以下であり、本発明のドライ
バは、出力数64ビットでON、OFF周波数は100KHZが可能
となる。 ［発明の効果］ 以上の様に本発明の駆動回路を使用すれば、出力ドラ
イバのON、OFF時の過大なショート電流を無くす事が出
来るので、消費電流を減らす事が出来る。消費電流が減
るので、IC自体の発熱が減り、パッケージの許容損失等
により制限されていた、ドライバーの多出力化及び高速
動作が可能となる。また、過大なショート電流により電
源変動を起こし、ロジック内部のデータを反転させてし
まったり、又、電源ノイズに敏感な多の回路への影響も
無くなり、誤動作が無くなる。全出力数の遅延回路も必
要無いので、チップ面積は増大しない。各出力間での伝
達時間にバラツキは生じないので、プラズマ・ディスプ
レイ等の高速動作するディスプレイに色むら等の症状は
現れず美しい表示が出来る。許容損失の高い特別なパッ
ケージを使用しなくて済むので、安価なパッケージに実
装可能となり、コストメリットが大きくなる。同時に、
ディスプレイシステムの変更等のわずらわしさを必要と
せず、表示輝度を下げる事もなく、美しい表示が見られ
る。
【図面の簡単な説明】
第１図は、本発明の一実施例を示す多出力ドライバのブ
ロック図。 第２図（ａ）は、従来技術の多出力ドライバを示した
図、（ｂ）は、出力回路例を示した図。 第３図は、本発明のドライバ制御回路の図。 第４図は、レベルシフト回路の応答を表した図。 第５図は、（ａ）は、BK信号用遅延回路の一実施例を示
した図、（ｂ）は、ラッチパルス用遅延回路の一実施例
を示した図。 第６図は、本発明の実施例を示す多出力ドライバのブロ
ック図。 第７図は、従来の技術の多出力ドライバの一実施例の
図。 第８図は、本発明と、従来の技術の多出力ドライバの消
費電流を示した図。 ［符号の説明］ １……シフト・レジスタ ２……ラッチ回路 ３……ドライバ制御回路 ４……ドライバ回路 ５……遅延回路（BK信号用） ６……ドライバ出力 ７……遅延回路 ８……出力制御回路 ９……Pch−Tr駆動用インバータ 10……Nch−Tr駆動用インバータ 11……Pch−Tr制御入力信号 12……Pch−Tr制御信号出力 13……Nch−Tr制御信号出力 14……▲▼入力信号 15……ラッチデータ入力信号（ラッチから出力されたデ
ータ） 16……▲▼入力信号 17……Ｘ軸（時間…１目盛り１μｓ） 18……Ｙ軸（電圧…１目盛り1OV） 19……11の入力信号波形 20……12の出力信号波形 21……BK信号入力 22……▲▼出力信号 23……コンデンサ 24……内蔵抵抗分割により作られる、VDより若干低い電
圧VP 25……出力ON、OFF周波数 26……消費電流 27……従来の実施例の特性 28……本発明の実施例２の特性 29……許容損失から制限される消費電流値上限 30……遅延回路（ラッチパルス用） 31……LPD入力信号 32……ラッチパルス入力 33……DelayF/F（Ｄ−F/F） 34……LPD出力信号
ロック図。 第２図（ａ）は、従来技術の多出力ドライバを示した
図、（ｂ）は、出力回路例を示した図。 第３図は、本発明のドライバ制御回路の図。 第４図は、レベルシフト回路の応答を表した図。 第５図は、（ａ）は、BK信号用遅延回路の一実施例を示
した図、（ｂ）は、ラッチパルス用遅延回路の一実施例
を示した図。 第６図は、本発明の実施例を示す多出力ドライバのブロ
ック図。 第７図は、従来の技術の多出力ドライバの一実施例の
図。 第８図は、本発明と、従来の技術の多出力ドライバの消
費電流を示した図。 ［符号の説明］ １……シフト・レジスタ ２……ラッチ回路 ３……ドライバ制御回路 ４……ドライバ回路 ５……遅延回路（BK信号用） ６……ドライバ出力 ７……遅延回路 ８……出力制御回路 ９……Pch−Tr駆動用インバータ 10……Nch−Tr駆動用インバータ 11……Pch−Tr制御入力信号 12……Pch−Tr制御信号出力 13……Nch−Tr制御信号出力 14……▲▼入力信号 15……ラッチデータ入力信号（ラッチから出力されたデ
ータ） 16……▲▼入力信号 17……Ｘ軸（時間…１目盛り１μｓ） 18……Ｙ軸（電圧…１目盛り1OV） 19……11の入力信号波形 20……12の出力信号波形 21……BK信号入力 22……▲▼出力信号 23……コンデンサ 24……内蔵抵抗分割により作られる、VDより若干低い電
圧VP 25……出力ON、OFF周波数 26……消費電流 27……従来の実施例の特性 28……本発明の実施例２の特性 29……許容損失から制限される消費電流値上限 30……遅延回路（ラッチパルス用） 31……LPD入力信号 32……ラッチパルス入力 33……DelayF/F（Ｄ−F/F） 34……LPD出力信号
Claims (1)
- (57)【特許請求の範囲】 １．入力データに基づいて制御される第１のトランジス
タと、 所定のパルス幅を有し該入力データの供給タイミングに
応じて供給される第１の制御信号と該入力データとの論
理をとって、第２の制御信号を出力する論理回路と、 該第２の制御信号に基づいて導通又は非導通に制御さ
れ、前記入力データの到来から前記所定のパルス幅の終
端までの期間に、非導通に制御されてなる第２のトラン
ジスタとを備え、 前記第１のトランジスタと前記第２のトランジスタとを
直列接続してなり、 前記所定のパルス幅は、前記入力データが前記第１のト
ランジスタまで伝搬するまでの時間よりも長いことを特
徴とする駆動回路。 ２．入力データに基づいて制御される第１のトランジス
タと、 所定のパルス幅を有し該入力データの供給タイミングに
応じて供給される第１の制御信号と該入力データとの論
理をとって、第２の制御信号を出力する論理回路と、 該第２の制御信号に基づいて導通又は非導通に制御さ
れ、前記入力データの到来から前記所定のパルス幅の終
端までの期間に、非導通に制御されてなる第２のトラン
ジスタとを備え、 前記第１のトランジスタと前記第２のトランジスタとを
直列接続してなる回路を複数具備し、 前記所定のパルス幅は、前記入力データが前記第１のト
ランジスタまで伝搬するまでの時間よりも長く設定され
てなり、 前記第１の制御信号が前記複数の各回路に共通に入力さ
れてなることを特徴とする駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62144874A JP2737121B2 (ja) | 1987-06-10 | 1987-06-10 | 駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62144874A JP2737121B2 (ja) | 1987-06-10 | 1987-06-10 | 駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63309992A JPS63309992A (ja) | 1988-12-19 |
| JP2737121B2 true JP2737121B2 (ja) | 1998-04-08 |
Family
ID=15372392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62144874A Expired - Lifetime JP2737121B2 (ja) | 1987-06-10 | 1987-06-10 | 駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2737121B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006058799A (ja) * | 2004-08-24 | 2006-03-02 | Fuji Electric Device Technology Co Ltd | 表示装置駆動用集積回路 |
| JP2006078935A (ja) * | 2004-09-13 | 2006-03-23 | Renesas Technology Corp | プラズマディスプレイ装置のアドレス電極駆動回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6055129U (ja) * | 1983-09-22 | 1985-04-18 | 日本電気株式会社 | 出力回路 |
-
1987
- 1987-06-10 JP JP62144874A patent/JP2737121B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63309992A (ja) | 1988-12-19 |
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