JPS63309992A

JPS63309992A - 駆動回路

Info

Publication number: JPS63309992A
Application number: JP14487487A
Authority: JP
Inventors: 剛田村
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1987-06-10
Filing date: 1987-06-10
Publication date: 1988-12-19
Anticipated expiration: 2013-04-08
Also published as: JP2737121B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、液晶ディスプレイや、プラズマ・ディスプレ
イ、蛍光表示管等の、表示体を駆動する多出力ドライバ
回路の回路方式に関する。

〔従来の技術〕

従来の大出力電流、大出力電圧を有する相補型金属半導
体（以下Ｃ−ＭＯ３）出力のドライバは、第２図（ａ）
の様に、出力ドライバ一部のＰチャンネルト・ランジス
タ（以下Ｐｃｈ−Ｔｒ）及びＮチャンネル・トランジス
タ（Ｎｃｒ−Ｔｒ）のゲートを接続して同一の制御信号
で駆動していた。

〔発明が解決しようとする問題点〕

しかし第２図（ａ）の様な回路では、出力のスイッチン
グ時に、Ｐｃｈ−ＴｒがＯＮ、ＯＮ状態になるの、で両
方のＴｒを通って過大なショート電流が流れる。またそ
のショート電流は、前段制御回路の出力の立ち上り、立
ち下りの応答時間が長くなれば、なるだけ流れつづける
。そこでドライバ駆動用信号の立ち上り、立ち下りの応
答時間を短縮するために、ドライバー前段に出力ドライ
バーより小さいバッファ用インバータを数段入れる等を
した。しかし数段入れたインバータにもショート電流は
流れ、ドライバ一部のショート電流は除去できない、こ
のショート電流は、集積回路（以下ＩＣ）の消費電流を
増加させる。また熱を発生する。この熱はドライバ出力
数を増加させる程に増加すしドライバＯＮ、ＯＦＦ周波
数を上げれば上げる程増加するため、パッケージ等の外
部要因からの制約、たとえば、パッケージの許容損失に
より制限されドライバの多出力化や高速動作は不可能で
あった。また、過大なショート電流は電源電圧に変動そ
起こし、ＩＣ内部のデータを反転させてしまったり、他
の電源ノイズに敏感な回路にも影響を及ぼし、誤動作を
起こす事がある、　シ、−ト電流を無くす方法として、
第２図（ｂ）の様に、出力ドライバ前段回路に遅延回路
を含み、位相差を付けた信号を、出力ドライバ、Ｐｃｈ
−Ｔｒ、Ｎｃｈ−Ｔｒｃｙ）ゲート信号として別々に入
力する方法がある。しかしこの回路では、出力ドライバ
一部の電源電圧が、高電圧になると、データ転送部等（
以下ロジック部）の信号を、高電圧信号に変換する、レ
ベルシフト回路の応答時間が長くなるため、出力ドライ
バ、Ｐｃｈ−Ｔｒ、Ｎｃｈ−Ｔｒのゲート信号の位相差
をかなり、大きく取る必要がある。よって、位相差を大
きくするために、ディレィ回路内の容量や抵抗の面積が
大きくなる。このディレィ回路が各出力ドライバーの数
だけ付く事になるので、ＩＣチップのチップ面積が増大
してしまう、また、内蔵容量や抵抗のバラツキによ、７
て、出力ドライバ、ＯＮ、ＯＦＦの伝達時間に、各出力
間で差が生じてしまい、プラズマ・ディスプレイ等の高
速で動作するディスプレイでは、色むら等の悪い症状が
現われる。

また以上の様な問題を解決し多出力ドライバを可能とす
るために特願昭６２−９３７７８号の様に、出力ドライ
バのＯＮ、ＯＦＦの切り変りを、外部信号て制御する事
によって、出力ドライバＰｃｈ−ＴｒがＯＮ、ＯＦＦす
るタイミングに差を作り、ショート電流を無くす方法が
ある。

しかし、出力の切り変りを外部信号で制御する様に、ド
ライバの使用方法を限定される。そうなると、その様な
使い方をしないディスプレイ・システムの変更をしなけ
ればならなくなる。また、上記方法の場合、データがＨ
ｉｇｈ（以下Ｈ）からＨ（すなわちデータが続けてＨの
時）に切り変わった時にも、出力ドライバ部は、切り変
わり時に一度、限らずＬｏｗ（以下Ｌ）になる、ドライ
バの立ち上り、立ち下り時間をそれぞれＩｇｓ、Ｌの期
間を２ｇｓ程度取るとしたら、出力が完全にＨでない期
間は４ルＳ程度となり、その４ｐｓの間表示が消える本
になる。プラズマディスプレイの様に高速に動作するデ
ィスプレイは、実賃点本発明の多出力ドライバーは、以
上の様な問題点を解決するもので、その目的とする所は
、ドライバー多出力化可能、高速動作可能、安価なパッ
ケージに実装可能とするために、出力ドライバ一部のシ
、−ト電流を無くし、消費電流を少なくするとともに、
ＩＣチップ面積の増大を防ぐことと同時に、システムの
変更等のわずられしさを必要とせず、表示輝度を下げる
事なく、芙しい表示を可能とする多出力ドライバを提供
する車にある。

〔問題点を解決するための手段〕

上記問題点を解決するために、本発明の多出力ドライバ
は以下の構成を有する事を特長とする。

直列データを並列データに変換するシフト・レジスタと
、前記並列データをラッチするラッチ回路と、ラッチ内
データにかかわらず、出力状態を外部信号により固定す
る機能を有する出力制御回路とで構成される多出力ドラ
イバにおいて、以下の構成を有する本を特長とする、相
補型金属酸化膜半導体構造の多出力ドライバ。

１）データ内容にかかわらず、ドライバ出力状態を固定
する外部信号を入力とし、入力に対し、立ち上り時や、
立ち下り時に任意の時間、遅延した信号を出力する遅延
回路、２）ラッチパルスを入力とし、入力に対し、任意の時間
、遅延した信号を出力する遅延回路、３）ゲートを別々
の信号で駆動する、相補型出力のドライバ回路、４）前記３）の出力ドライバ片側トランジスタＯＮ、Ｏ
ＦＦの入力として、データと１）の外部信号の論理和ま
たは、論理積を使い、もう一方とトランジスタのＯＮ、
ＯＦＦの入力として、データと１）の遅延回路の出力信
号と、２）の遅延回路の出力信号との論理和または論理
積を使った、出力ドライバＯＮ、ＯＦＦ制御回路、〔作用〕本発明の上記の構成によれば、ラッチ・パルスから遅延
回路を通って作られた制御回路信号（以下ＬＰＤ）が、
ラッチ内データ、と外部信号（以下ＢＫ倍信号の遅延回
路を通って作られた制御信号（以下ＢＫＤ）との論理和
あるいは論理積を取って、出力ドライバのＮｃｈを制御
する。出力ドライバのＰｃｈは、ＢＫ倍信号ラッチ内デ
ータの論理積を取って制御される。

ＢＫ倍信号入力されない時、出力ドライバのＰｃｈ−Ｔ
ｒは、ラッチ内データ、Ｎｃｈ−Ｔｒはラッチ内データ
と、ＬＰＤで制御される。ラッチパルスが入ってから任
意の時間Ｎｃｈ−Ｔｒは必らずＯＦＦする、その間にＰ
ｃｈ−ＴｒのＯＮ。

ＯＦＦが行なわれ、任意の時間後に、ラッチ内データに
より、Ｎｃｈ−ＴｒはＯＮするか０ＦＦ（７）ままにな
る、したがって出力ドライバにショート電流は流れない
、またデータがＨからＨの切り変り時に、出力がＬとな
る事は無く、点灯時間が減る事は無い。

〔実施例〕

第１図は本発明の実施例のブロック図であって、信号Ｓ
ｌは、シリアル・データで、シフト・レジスタ１の中を
転送された後、シリアルデータ出力としてＳＯへ出力す
る。信号ＧＫはシフト・レジスタ１のデータを転送する
転送りロック、信号ＬＰは、ラッチ回路２のラッチパル
ス、信号ＢＫは、出力固定制御信号で、ＢＫ倍信号入力
している間、ドライバー出力６は、Ｌに固定される。

シリアル・データＳｌは、ｎビットのシフトレジスタ１
に入力されると、ラッチ・パルスＬＰにより、ラッチ回
路２に出力される。

回路３はドライバ制御回路であり、内部は第３図の様に
なっている。この例の場合、ドライバ部電圧ＶＤは７０
Ｖ程度、ロジック部の部圧ＶＬは５ｖ程度であり、レベ
ルシフト回路、ＮＡＮＤ２ケインバータ１ヶを含んでい
る。この回路の入力１５にラッチの出力データ、１４に
ＢＫ倍信号反転信号である丁Ｘ＠号、３１に３０の遅延
回路の出力である状態であるＬＰＤ信号１６に５の遅延
回路の出力であるＢＫＤ信号を接続している。

レベルシフト回路の特性は、第４図の様な特性であり、
信号の伝達に数ルｓｅｃ程度の時間を要する。したがっ
て出力ドライバＰｃｈ−Ｔｒ％Ｎｃｈ−Ｔｒの０ＦＦ−
ＯＦＦのタイミングを作るためには、出力をＨからＬに
切り変える時、Ｐｃｈ−ＴｒのＯＦＦ信号を入力し、レ
ベルシフトの応答時間よりも遅れて、Ｎｃｈ−ＴｒのＯ
Ｎ信号を入力する必要がある。出力をＬからＨに切り変
える時は、自然にＰｃｈ−ＴｒのＯＮする時間は遅れる
ので、入力信号は同時に入力されれば良い。

遅延回路５の実施例は第５図（ａ）の様になっていて、
インバータ２個とＮＡＮＤＩケ、容量１個から構成され
ている。この回路は、入力信号に対して、それと逆相の
任意の遅延信号を、インバータの内蔵容量で作り、入力
信号と遅延信号のＮＡＮＤを取っている。任意の遅延信
号は、レベルシフトの応答時間をりも、若干長くなる様
に設定する。遅延回路３０の実施例は第５図（ｂ）の様
になっているて、Ｄ−Ｆ／Ｆ１個、インバータ２個、容
量１個、ＮＯＲｌ　ケ、Ａ　Ｎ　Ｄ　−Ｎ　ＯＲカラ構
成されている。この回路は入力信号に対して、その立ち
上りで出力がＨとなり、任意の時間遅延して出力はＬと
なる。任意の時間はレベルシフトの応答時間をりも若干
長くなる様に設定する。

以上の様な構成によれば、ＢＫ倍信号使用する場合は、
ＢＫ＠号とＢＫ倍信号ら遅延回路を通って作られた制御
回路であるＢＫＤ＠号が、ラッチ内データと論理積を取
って、出力ドライバのＰｃｈを制御する回路、Ｎｃｈを
制御する回路に別々に入力される。したがって出力ドラ
イバ、Ｐｃｈ−ＴｒとＮｃｈ−Ｔｒが、ＯＮ、ＯＦＦす
るタイミングに差ができる。この時、Ｎｃｈ−ＴｒがＯ
Ｎ、０ＦＦＬない様に位相差を付けるので、出力ドライ
バ一部にショート電流は流れない。

ＢＫ倍信号入力されない時、出力ドライバのＰｃｈ−Ｔ
ｒはラッチ内データ、Ｎｃｈ−Ｔｒはラッチ内データと
ＬＰＤ信号で制御される。ラッチパルスが入ってから任
意の時間、Ｎｃｈ−Ｔｒは必ずＯＦＦする、その時間に
Ｐｃｈ−Ｔｒ、ノＯＮ、ＯＦＦが行なわれ、任意の時間
後に、ラッチ内データにより、Ｎｃｈ−Ｔｒは、ＯＮ、
するかＯＦＦのままになる。したがって出力ドライバに
ショート電流は流れない、またデータがＨ４Ｈの切り変
わり時に、出力がＬどなる事は無く、点灯時間が減る事
は無い。

〔実施例２〕第６図は、本発明の実施例２のブロック図であって、信
号Ｓ１．ＬＰ、ＢＫ、出力ＳＯは実施例１で示したもの
と同等である。ラッチ回路２のデータ出力をＱＭ、その
反転を■とする。ドライバ制御回路３には、Ｎ０Ｒ１ケ
、０Ｒ−ＮＡＮＤｌケ、ロジック電圧系のインバータ１
ケ、レベルシフト回路、ドライバー電圧系のインバータ
１ケを含んでいる。一点鎖線の左側がロジック電圧ＶＬ
、右側がドライバ電圧ＶＤである。

遅延回路５には、遅延のためのインバータ６コと容量３
ケ、他にＮ０ＲＩケ、インバータ２ケを含んでいる。

遅延回路３０には、Ｄ／Ｆ／Ｆ１ケ、遅延のためのイン
バータ６コと容量３ケ他にＮ０Ｒ１ケ、ＡＮＤ−ＮＯＲ
Ｉケ、インバータ２個を含んでいる。

ドライバ制御回路のＮＯＨの入力としては０頁ｙセ、Ｂ
Ｋ倍信号、０Ｒ−ＮＡＮＤのＮＡＮＤ側の入力としては
、ＢＫＤ信号を、ＯＲの入力としてＱＭとＬＰＤ信号を
入力している。

ドライバー電圧系のインバータは、ドライバーＴｒに比
較して、かなり小さなサイズのＴｒを使用している。こ
れは、レベルシフト回路の応答時間を速めるために、配
置されたものであり、そこに流れるショート電流は、ド
ライバショート電流に比較し極端に小さくなる様にＴｒ
能力をしぼっている。また、このインバータを入れた車
により、レベルシフトに流れるショート電流は減少して
いる。電流のトータルでは、インバータを入れる前より
も入れた後の方が減少している。

第７図は、従来の実施例のブロック図であって信号３１
．ＣＫ、ＢＫ、出力ＳＯは実施例１で示したものと同等
である。ドライバ制御回路部、ドライバ出力部の構成は
本発明の実施例２と異なっている。２４のＶＰは、内蔵
の抵抗の分割によって、ＶＤより若干、低い電圧を与え
る。このレベルシフトは、トランジスタ負荷型のレベル
シフトであり、立ち上り、立ち下りの応答が遅いため、
２つのインバータを介して、ドライバのゲートに信号を
与える構成である。

第８図は、出力０Ｎ−ＯＦＦ周波数２５（Ｘ−軸）とＶ
Ｄ＝７０ｖ時の消費電流２６（ｙ−軸）のグラフである
。２７は第７図の従来の実施例のデータである。この時
のドライバ出力の数は２０ビツトである。それに対し２
８は本発明の実施例２のデータであり、この時のドライ
バ出力の数は６４ビツトである。一点鎖線２９は、パッ
ケージの許容損失（２５０ｍＷ）から制限される消費電
流値の上限を示す、このグラフかられかる様に従来のド
ライバでは出力数２０ビツトで、０Ｎ−ＯＦＦ周波数は
２０ＫＨ２以下であり、本発明のドライバは、出力数６
４ビツトでＯＮ、ＦＦ周波数は１００ＫＨｚが可能とな
る。

〔発明の効果〕

以上の様に本発明の多出力ドライバ回路を使用すれば、
出力ドライバのＯＮ、ＯＦＦ時の過大なショート電流を
無くす事が出来るので、消費電流を減らす事が出来る。

消費電流が減るので、ＩＣ自体の発熱が減り、パッケー
ジの許容損失等により制限されていた、ドライバーの多
出力化及び高速動作が可能となる。また、過大なショー
ト電流により電源変動を起こし、ロジック内部のデータ
を反転させてしまったり、又、電源ノイズに敏感な他の
回路への影響も無くなり、誤動作が無くなる。全出力数
の遅延回路も必要無いので、チップ面積は増大しない、
各出力間での伝達時間にバラツキは生じないので、プラ
ズマ・ディスプレイ等の高速動作するディスプレイに色
むら等の症状は現われず美しい表示が出来る。許容損失
の高い特別なパッケージを使用しなくて済むので、安価
なパッケージに実装可能となり、コストメリットが大き
くなる。同時に、ディスプレイシステムの変更等のわず
られしさを必要とせず、表示輝度を下げる事もなく、美
しい表示が見られる。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す多出力ドライバのブ
ロック図。第２図（ａ）は、従来技術の多出力ドライバを示した図
。第２図（ｂ）は、出力回路例を示した図。第３図は、本発明のドライバ制御回路の図。第４図は、レベルシフト回路の応答を表わした図。第５図（ａ）は、ＢＫ信号用遅延回路の１実施例を示し
た図。第５図（ｂ）は、ラッチパルス用遅延回路の１実施例を
示した図。第６図は、本発明の実施例を示す多出力ドライバのブロ
ック図。第７図は、従来の技術の多出力ドライバの１実施例の図
。第８図は、本発明と、従来の技術の多出力ドライバの消
費電流を示した図。１・・・シフト・レジスタ２・・・ラッチ回路３・・・ドライバ制御回路４・・・ドライバ回路５・・・遅延回路（ＢＫ信号用）６・・・ドライバ出力フ・・・遅延回路８・・・出力制御回路９・・・Ｐｃｈ−Ｔｒ駆動用インバータｌＯ・・・Ｎｃ
ｈ−Ｔｒ駆動用インバータ１１・・・Ｐｃｈ−Ｔｒ制御
入力信号１２・・・Ｐｃｈ−Ｔｒ制御信号出力１３・・・Ｎｃｈ−Ｔｒ制御信号出力１４・・・”ｆｌ’Ｔ入力信号１５・・・ラッチデータ入力信号１６・・・ＢＫＤ入力信号１７・・・Ｘ軸（時間・・・１目盛ｌル５）１８・・・
ｙ軸（電圧・・・ｌ目盛１０Ｖ）１９・・・１１の入力
信号波形２０・・・１２の出力信号波形２１・・・ＢＫ＠号入力２２・・・ＢＫＤ出力信号２３・・・コンデンサ２４・・・内蔵抵抗分割により作られる、ＶＤより若干
低い電圧ｖｐ２５・・・出力ＯＮ、ＯＦＦ周波数２６・・・消費電流２７・・・従来の実施例の特性２８・・・本発明の実施例２の特性２９・・・許容損失から制限される消費電流値上限３０
・・・遅延回路（ラッチパルス用）３１・・・ＬＰＤ入
力信号３２・・・ラッチパルス入力３３・−Ｄｅ　１ａｙＦ／Ｆ　（Ｄ−Ｆ／Ｆ）３４・・
・ＬＰＤ出力信号以上出願人　セイコーエプソン株式会社代理人弁理士　最　上　務　他１名第２図（ｂ）ＶＤ　　　　　ＶＤ第５図（ａ）第５図（ｂ）ｂり第７図

Claims

【特許請求の範囲】直列データを並列データに変換するシフト・レジスタと
前記並列データをラッチするラッチ回路と、ラッチ内デ
ータにかかわらず、出力状態を外部信号により固定する
機能を有す機能を有する出力制御回路とで構成する多出
力ドライバにおいて以下の構成を有す事を特徴とする、
相補型金属酸化膜半導体構造の多出力ドライバ。１）データ内容にかかわらず、ドライバ出力状態を固定
する、外部信号を入力とし、入力に対し、立ち上に時や
下り時に、任意の時間、遅延した信号を出力する第１の
遅延回路。２）ラッチパルスを入力とし、入力に対し、立ち上り時
間や立ち下り時間に任意の時間、遅延した信号を出力す
る第２の遅延回路。３）ゲートを別々の信号で駆動する、相補型出力のドラ
イバ回路。４）前記の出力ドライバ片側トランジスタＯＮ、ＯＦＦ
の入力として、データと前記外部信号の論理和または、
論理積を使い、もう一方のトランジスタのＯＮ、ＯＦＦ
、の入力として、データと前記第１の遅延回路の出力信
号と前記第２の遅延回路の出力信号との論理和または論
理積を使った、出力ドライバＯＮ、ＯＦＦ、制御回路。