KR960008323B1 - 병렬 데이타 포트 선택 장치 - Google Patents

병렬 데이타 포트 선택 장치 Download PDF

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엔. 브이. 필립스 글로아이람펜파브리켄
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Abstract

내용 없음.

Description

병렬 데이타 포트 선택장치
제1도는 다스의 포트로부터 병렬 데이타 포트를 선택하고, 선택된 포트와 직렬 데이타 경로사이에 데이타를 전송하는 장치의 디아어그램.
제2a도 내지 2d도는 제1모드에서 제1도의 장치의 동작을 나타내는 타이밍 다이어그램.
제3a도 내지 3d도는 제2모드에서 제1도의 장치의 동작을 나타내는 타이밍 다이어그램.
* 도면의 주요부분에 대한 부호의 설명
31,32,39,40 : 시프트 레지스터 44 : 래치
본 발명은 선택된 포트와 직렬 데이타 경로 사이에 데이타 전송을 위한 다수의 포트로부터 병렬 데이타포트를 선택하는 방법에 관한 것으로서, 상기 방법에서, 선택되는 포트를 확인하는 일련의 트레인 선택 비트는 데이타 경로상으로 클럭 제1시프트 레지스터의 직렬 데이타 입력에 전송되어 상기 제1레지스터에 저장되며, 그후 상기 제1레지스터의 병렬 데이타 출력으로부터의 결합은 상기 선택을 실행한다. 또한 본 발명은 그러한 방법을 실행하는 장치에 관한 것이다.
마이크로 프로세서와 같은 데이타 처리 장치의 입력 및/또는 출력 설비는 때때로 특정 적용을 위해서는 부적당하다. 예로, 병렬 입력 및/또는 출력 포트는 실제로 제공되는 것보다 더 많아야 한다. 여기서 포트란 입력 포트, 출력 포트 또는 양방향 포트일 수 있다. 더구나 포트 그 자체는 데이타 처리 소자, 저장 소자 등에 구조적으로 결합될 수 있으며, 그러므로써 마이크로 컴퓨터의 직렬 상호 연결에 대한 직렬-라인 네트워크내에 또는 주변 기기에 스테이션이 실현된다. 하나 또는 그 이상의 그러한 주변 기기는 실제로 마이크로 컴퓨터일 수 있다. 서두에 따른 방법은 미합중국 특허 제4,689,740호와 대응하는 유럽 특허원 제51332호에 기재되어 있다. 소위 I2C(인터 I.C.) 시스템이라 칭하는 공지된 기술이 상당히 적합한 것으로 알려졌으나 그것은 너무 느린 작동을 하는 것으로 알려져 있다.
본 발명의 목적은 선택된 포트와 경로 사이의 데이타 전송이 이루어질 수 있고 경로에 전송된 선택 비트에 의해 선택이 성취될 수 있도록 다수의 병렬 데이타 및/또는 출력 포트가 단일 직렬 데이타 경로에 결합되게 인에이블하는 것이다. 그러므로, 예로 제한된 수의 병렬 데이타 포트를 갖고 있고 직렬 데이타 입력/출력 설비를 갖고 있는 마이크로 컴퓨터의 입력 및/또는 출력 설비는 병렬 데이타 입력 또는 출력 포트를 직렬 데이타 입력/출력에 더 결합시킴으로써 확장될 수 있다.
본 발명의 다른 목적은 고속 통신 시스템을 제공하는 것이다. 본 발명의 또 다른 목적은 제1레지스터를 I2C구조에 따라 분산시키는 대신에 집중화 되도록 제공하여 보다 저렴한 시스템을 제공하는 것이다.
본 발명의 한 양상에 따르면, 본 발명은 선택된 포트와 직렬 데이타 경로 사이의 데이타 전송을 위해 다수의 그러한 포트로부터 병렬 데이타 포트를 선택하는 방법을 제공하며, 상기 방법에서, 선택되는 포트를 확인하는 일련의 트레인 선택 비트는 데이타 경로로 해서 클럭된 제1시프트 레지스터의 직렬 데이타 입력에 전송되어 상기 제1레지스터에 저장되고 그후, 상기 제1레지스터의 병렬 데이타 출력으로부터의 결합은 상기 선택을 실행하며, 상기 결합은 다수의 각 포트와 상기 직렬 데이타 경로가 결합되는 직렬 데이타 터미널에 대한 부가 시프트 레지스터의 스테이지 사이의 부가 결합의 각 제어 입력을 인에이블하며, 상기 선택을 실행하기 위하여, 제일 먼저 언급된 상기 결합은 그 자체가 인에이블 되고, 이에 의해 저장된 선택 비트에 의해 확인된 포트에 대응하는 부가 결합이 저장된 선택 비트를 근거로 인에이블되는 것을 특징으로 한다.
본 발명의 또다른 양상에 따르면, 본 발명은 선택된 포트와 직렬데이타 경로 사이의 데이타 전송을 위해 다수의 병렬 데이타 포트로부터 병렬 데이타 포트를 선택하는 방법을 제공하며, 선택되는 포트를 확인하는 일련의 트레인 선택 비트는 데이타 경로로 해서 클럭된 제1시프트 레지스터의 직렬 데이타 입력에 전송되어 상기 제1레지스터에 저장되고 그후, 상기 제1레지스터의 병렬 데이타 출력으로부터의 결합이 상기 선택을 실행하며, 상기 제1시프트 레지스터의 여러 제어 출력은 다수의 각각의 포트 사이의 각각의 부가 결합의 제어 입력을 인에이블하고, 상기 직렬 데이타 경로가 연결되는 직렬 데이타 터미널로의 부가 시프트 레지스터의 스테이지들은 그들 스스로가 인에이블됨으로써, 저장된 선택 비트에 의해 확인된 포트에 대응하는 부가 결합이 저장된 선택 비트를 기준하여 인에이블되는 것을 특징으로 한다.
상기 각각의 상기 부가 결합은 다수의 대응 포트와 각각의 상기 부가 시프트 레지스터의 스테이지 사이에 있을 수 있으며, 선택되는 포트는 출력 포트일 수 있고, 상기 출력 포트에 대응하는 제1시프트 레지스터 및 부가 시프트 레지스터는 종속으로 결합될 수 있고 또한 공통 클럭 펄스 입력부를 가질 수 있으며, 직렬 트레인 데이타 비트는 선택 비트의 직렬 트레인에 부착될 수 있는 상기 부가 결합이 인에이블되기 전에 상기 출력 포트에 대응하는 부가 시프트 레지스터에 저장된다. 특히 마지막 특징은 데이타 출력의 속도를 높일 수 있다.
본 발명의 다른 한 양상에 따르면 본 발명은 다수의 포트로부터 병렬 데이타 포트를 선택하고 선택된 포트와 직렬 데이타 경로 사이에 데이타를 전송하기 위하여, 직렬 데이타가 결합되는 직렬 데이타 입력으로의 제1시프트 레지스터와, 다수의 각각의 포트에 대응하는 부가 시프트 레지스터와, 제1 및 부가 시프트 레지스터의 각각을 클럭킹하는 수단과, 상기 부가 시프트 레지스터의 스테이지와 대응 포트 사이의 각각의 결합의 제어 입력을 인에이블시키기 위한 제1시프트 레지스터의 병렬 데이타 출력으로부터의 부가 결합과, 상기 제1시프트 레지스터의 내용을 기준으로 하여 상기 부가 시프트 레지스터의 스테이지와 대응 포트 사이의 특정 상기 결합을 선택하여 인에이블하기 위해 상기 부가 결합을 인에이블시키는 수단을 포함하며, 상기 시프트 레지스터는 직렬 데이타 경로에 결합된 직렬 데이타 터미널과 대응 포트에 결합된 스테이지를 갖고 있다.
본 발명의 실시예는 첨부된 도면을 참조로 상세히 설명된다.
제1도는 라인(1)의 형태인 양방향 직렬 데이타 경로와, 한쌍의 병렬 데이타 입력 포트(2 및 3)와 한쌍의 병렬 데이타 출력 포트(4 및 5)로부터 각각 선택된 병렬 데이타 포트사이에 데이타를 전송하는 장치의 다이어그램이다. 라인(1)은 데이타 소스/싱크(7)의 직렬 데이타 터미널(6), 예로, 마이크로 프로세서, 마이크로 콘트롤러 및 주변 기기, 데이타 핸드북, 집적 회로, 필립스 일렉트로닉 콤포넌트 및 미터리얼 디비죤, 페이지 43 내지 75에 기재되어 있는 번호 MAB 8051형인 마이크로 콘트롤러의 직렬 데이타 입력/출력 터미널에 연결된다.
입력 포트(2 및 3)는 병렬-인/직렬-아웃 시프트 레지스터 ICs(8 및 9)의 병렬 데이타 입력으로 구성되며, 예로, 분류 번호(동일 제조자) 74 HC 165로 구성될 수 있고, 이들 ICs는 또한 포지티브 공급 레일(+V; 논리1)에 각각 연결되는 직렬 데이타 입력(10 및 11)과 소스/싱크(7)의 클럭 펄스 출력(14)으로부터 공급되는 각각의 클럭 펄스 입력(12 및 13)을 갖고 있다.
유사하게, 출력 포트(4 및 5)는 직렬-인/병렬-아웃 시프트 레지스터 ICs(15 및 16)의 병렬 출력, 예로 분류 번호 74 HC 4098에서 얻을 수 있는 시프트-앤드-스토어 레지스터로 구성되며, 이들 ICs는 출력(14)로부터 각각 공급되는 클럭 펄스 입력(17 및 18)과 포지티브 공급 레일에 각각 연결되는 출력-인에이블 입력(19 및 20)을 갖고 있다. 병렬-인/직렬 출력 시프트 레지스터(8 및 9) 각각은 포트(2 및 3)가 입력 게이트(31 및 32)를 통하여 각각 결합되는 병렬 입력(29 및 30)에 접한 실제 시프트 레지스터 부분(27 및 28)을 포함한다. 입력 게이트(31 및 32)는 부가 직렬-인/병렬-아웃 시프트 레지스터 IC(38)의 각 비트 라인(35 및 36)으로부터 각각 인버팅 병렬-로드 입력(33 및 34)에 공급된 제어신호에 의해 제어된다. 직렬-인/병렬-아웃 시프트 레지스터 ICs(15 및 16) 각각은 실제 시프트 레지스터부(39 및 40), 래치(43 및 44)의 직렬 조합에 의해 각각 포트(4 및 5)에 결합된 병렬 출력(41 및 42) 및 출력 버퍼(45 및 46)를 각각 포함한다. 래치(43 및 44)는 레지스터 IC(38)의 병렬 출력(37)의 부가 비트 라인(49 및 50)으로부터 스트로브 입력(47 및 48)에 공급된 제어 신호에 의해 제어된다. 이들 비트 라인은 풀-다운 레지스터(51 및 52)를 각각 통하여 네가티브 공급 레일(OV ; 논리 0)에 연결된다. 비트 라인(35 및 36)은 풀-업 레지스터(53 및 54)를 각각 통하여 포지티브 공급 레일(+V ; 논리 1)에 연결된다. 레지스터(51 내지 54)의 값은 레지스터 IC 38의 대응 출력(35,36,49 또는 50)에서의 소스 저항에 대해 예를 들어 100 내지 1000배 높게 선택될 수 있다. 이들 저항은 각각 예로 10킬로오옴의 값을 가질 수 있고, 공급 전압은 예로 5볼트일 수 있다.
레지스터 ICs(15 및 16)의 직렬 데이타 입력(21 및 22)은 레지스터 IC 38의 직렬 데이타 출력(55)에 연결되며, 그것의 직렬 데이타 입력(64)은 라인(1)에 연결된다. 그러므로 레지스터 IC(938)는 라인(1)을 이들 직렬 데이타 입력에 결합시킨다. 레지스터 IC(8 및 9)의 인버팅 직렬 데이타 출력(23 및 24)은 공통 에미터 구성에 각각 연결되는 npn 트랜지스터(25 및 26)을 통하여 라인(1)에 결합된다.
레지스터 ICs(15 및 16)와 같이, 레지스터 IC(38)(분류번호 74 HC 4098로 얻을 수 있음)는 실제 시프트 레지스터부(56)를 포함하며, 상기 레지스터부(56)의 병렬 출력(57)은 래치(58)와 출력 버퍼(59)의 직렬 조합을 통하여 병렬 출력(37)에 결합된다. 버퍼(59)는 3-상태 출력(하이, 로우 및 하이 임피던스에 결합)을 갖고 있으며, 이러한 것은 레지스터(51 내지 54)의 설비를 위한 것이다. 출력-인에이블 입력(40)에서의 전위가 논리 1일 때 래치(58)내의 데이타는 병렬 출력(37)에서 나타난다. 이러한 출력-인에이블 입력은 래치(58)의 스트로브 신호 입력(62)으로서 데이타 소스/싱크(7)의 출력(61)에 연결된다. 레지스터 IC(38)의 클럭 입력(63)은 소스/싱크(7)의 클럭 펄스 출력(14)에 연결된다.
제2도는 출력 포트(5)로의 1바이트 정보의 기록을 예시하는 타이밍 다이어그램이다. 여기서 레지스터(8,9,15,16 및 38) 각각은 8-비트이며, 레지스터 IC(38)의 출력 비트 라인(35,36,49 및 50)은 마지막 스테이지, 하나를 제외한 마지막 스테이지, 둘을 제외한 마지막 스테이지 및 셋을 제외한 마지막 스테이지에 각각 대응한다. 데이타 소스/싱크(7)는 직렬 데이타 입력/출력 단자(6), 클럭 펄스 출력 단자(14) 및 출력 단자(61)을 갖고 있는 적절히 프로그램된 마이크로 컴퓨터의 형태이며, 출력 터미널(61)은, 예로, 그 포트중 하나인 단일 비트 라인인 것으로 가정한다. 제2a도는 제1도의 라인(1)으로 컴퓨터(7)에 의해 발생된 데이타를 도시하며, 제2b도는 출력(61)에서 발생되는 신호를 도시하며, 제2c도는 레지스터 IC(38)의 출력 비트 라인(50)에 나타나는 신호를 나타내며, 제2d도는 출력(14)에서 컴퓨터(7)에 의해 발생된 클럭 신호를 도시한다. 시간 t0에서 컴퓨터(7)는 그것의 직렬 데이타 입력/출력(6) 즉, 라인(1)에서 포트(5)에 기록되는 8-비트 바이트를 직렬로 구동하기 시작한다. 이러한 바이트는 연속 클럭 펄스에 의해 레지스터(56)내로 시프트되고 또한 시간 t1에서 상기 레지스터(56)내에 완전히 포함된다. 시간 t1에서 컴퓨터(7)는 비트 시퀀스 1101XXXX을 라인(1)상에 직렬로 발생시키기 시작한다. 상기 비트 시퀀스 1101XXXX는 출력 포트(5)가 어드레스되면 시프트 레지스터 IC(38)의 병렬 출력(37)에서 필요한 비트 시퀀스이며, ICs(8 및 9)의 입력 게이트(31 및 32)는 그들이 인에이블되면 병렬 로드 입력(33 및 34)상에 논리 0을 필요로 하고, ICs(15 및 16)의 래치(43 및 44)는 그들이 레지스터(39 및 40)의 내용을 래치하려면 스트로브 입력(47 및 48)에 논리 1을 필요로 한다. 시간 t1-t2동안, 이러한 비트 시퀀스는 레지스터(56)내로 시프트되고, 레지스터(56)의 앞서 내용, 즉, 포트(5)에 기록되는 바이트는 출력(55)을 통하여 밖으로 시프트되고 입력(21 및 22)을 통하여 레지스터(39 및 40)내로 시프트 된다. 시간 t4에서, 상기 바이트 전체가 레지스터(39 및 40)내에 있고 상기 비트 시퀀스가 완전히 레지스터(56)내에 있을 때, 컴퓨터(7)는 레지스터(56)의 내용이 래치(58)에 래치되어 병렬 출력(37)에서 나타나게 하는 즉, 비트 1,1,0 및 1이 라인(35,36,49 및 50)에서 각각 나타나게 하는 논리 1을 출력(61)(제2b도)에서 발생시킨다.(이들 라인상의 이전의 비트는 그것의 논리 0 출력 인에이블 신호와 레지스터(51 내지 54)의 존재 때문에 출력(37)의 고 저항 상태에 각각 기인하여 1,1,0 및 0이었다), 이와같이 래치(44)는 레지스터(40)내의 바이트를 출력 포트(5)로 전송하는 라인(50)(제2c도)에 나타나는 논리 1에 의해 스트로브되는 반면, 래치(43)는 영향받지 않고, 게이트(31 및 32)는 그들의 차단된 상태에 머문다. 시간 t4에서, 컴퓨터(7)는 출력(61)상의 레벨을 논리 0으로 복귀시켜, 출력 버퍼(59)가 그것의 고 임피던스 상태로 복귀하게 되며, 그러므로 비트 라인(50)상의 레벨은 0으로 복귀한다. 바이트는 래치(44)에 남아 있기 때문에 출력 포트(5)에서 나타난다. 바이트가 포트(5) 대신에 포트(4)에 기록되는 것이 필요했다면, 비트 시퀀스 1110XXXX가 시퀀스 1101XXXX 대신에 라인(1)에서 발생됐을 것이다. 따라서 비트 라인(50)(제2c도)에서 발생된 펄스의 결과는 라인(49)상의 펄스로 대체될 것이다.
제3도는 직렬 데이타 라인(1)상의 입력 포트(3)에 나타난 병렬 바이트의 기록을 나타내는 타이밍 다이어그램이다. 제3a도는 라인(1)에 나타나는 데이타를 도시하며, 제3b도는 컴퓨터(7)가 그것의 출력(61)상에 발생시키는 신호를 도시하며, 제3c도는 IC(938)의 출력 비트 라인(36)에 나타나는 신호를 나타내며, 제3d도는 컴퓨터(7)에 의해 출력(14)상에 발생되는 클럭 신호를 도시한다. 시간 t0에서 컴퓨터(7)는 직렬 데이타 입력/출력(6) 즉, 라인(1)상에 비트 시퀀스 1000XXXX 즉, 입력 포트(3)가 어드레스되면 시프트 레지스터 IC(38)의 병렬 출력(37)에서 요구되는 비트 시퀀스를 발생시키기 시작한다. 라인 t0-t1동안, 상기 비트 시퀀스는 레지스터(56)내로 시프트 된다. 시간 t2에서, 완전히 시퀀스가 레지스터(56)내에 있을 때, 컴퓨터(7)는 레지스터(56)의 내용이 병렬 출력(37)에서 나타나게 하는 즉, 비트 1.0.0 및 0이 라인(35,36,49 및 50)상에 나타나게 하는 논리 1을 추력(61)(제3b도)상에 발생시킨다. 그러므로 라인(35,49 및 50)상의 레벨에서는 변화가 없으나, 라인(36)상의 레벨은 1에서 0으로(제3c도) 즉, 관련 입력(34)에 대한 시프트 레지스터 IC(9)의 병렬 로드 레벨로 바뀐다. 입력 포트(3)에서의 바이트는 시프트 레지스터(27)내로 로드되어, 그것은 시간 t3-t4동안 반전된 형태로 직렬 출력(24)으로 시프트 아웃되고, 공통-에미터 트랜지스터(26)에 의해 한번 더 반전된 다음 라인(1)에 인가되어 컴퓨터(7)의 직렬 데이타 입력/출력(6)에 인가된다.
컴퓨터는 그것의 출력(61)상의 레벨을 시간 t3에 0으로 복귀시키고 차례로 라인(36)상의 레벨은 1로 복귀시키고, 레지스터(28)의 병렬 로딩을 다시 한번 디스에이블시킨다. 레지스터 IC(9)의 직렬 데이타 입력(11)이 논리 1에 연결되어 있으므로, 시간 t4후에 라인(1)상의 레벨은 부가 데이타가 그곳에 인가되지 않으면 트랜지스터(26)가 컷 오프되기 때문에 논리 1에 유지된다. 트랜지스터(25 및 26)의 콜렉터 부하 저항(70 및 71)의 값은 예로 마이크로 컴퓨터(7)의 직렬 데이타 출력(6)에서의 소스 저항과 트랜지스터(25 및 26) 각각의 온 저항에 대해 예를 들어 100 내지 1000배로 비교적 높게 선택된다. 상기 저항(70 및 71)은 이들 저항의 병렬 조합의 값과 동일한 단일 풀-업 저항으로 대체될 수 있다. 그러므로 라인(1)은 트랜지스터(25 및 26)의 콜렉터와 출력(6)에서 발생된 논리 레벨 상에 전송된 AND 기능을 효과적으로 실행한다(만약 기준 전위가 논리 1에 대응하고 +V가 논리 0에 대응하는 것으로 가정하면 OR 기능과 동일하게 실행한다).
포트(3)상의 바이트 보다 오히려 입력 포트(2)에 있는 바이트가 라인(1)상에 직렬로 존재하는 것이 필요했다면, 컴퓨터는 시간 t0-t1동안 시퀀스 1000XXX 보다 오히려 시퀀스 0100XXXX을 발생시켰을 것이다. 이 경우에 결과는 라인(36)에 발생된 펄스는 라인(35)상의 펄스로 대체된다.
레지스터 IC(38)의 병렬 출력(37)에서 4개의 사용되지 않은 비트 라인(도시되어 있지 않음)은 유사한 방법으로 부가 입력 도는 출력 포트를 각각 제어하는데 사용되며, 원한다면, 상술된 비트 시퀀스내의 관련 돈캐어비트에는 대응 포트가 필요에 따라 어드레스 또는 어드레스되지 않는 것을 보장하도록 적당한 값이 주어진다. 8포트 이상이 제어되는 것이 필요하다면, 병렬 출력(37)은 다른 시프트 레지스터 IC를 IC(38)와 종속으로 연결시킴으로써 연장될 수 있고 따라서, 컴퓨터(7)에 의해 발생된 어드레스 비트 시퀀스가 연장된다. 대안적으로 병렬 출력(37)은 출력(37)에서 여러 가능한 비트 조합을 위해 디코더를 통하여 여러 시프트 레지스터 ICs의 스트로브 또는 병렬 로드 입력에 결합될 수 있으며, 그러므로 8-비트 병렬 출력에 의해 256도트까지 제어될 수 있다.
역으로, 출력 및/또는 입력 포트의 수는 감소될 수 있으며; 장치는 단지 출력 포트 또는 단지 입력 포트를 포함할 수 있다. 특히, 그것이 단지 출력 포트를 포함한다면, 레지스터(56)의 직렬 출력(55)으로부터 레지스터(39 및 40)가 공급되는 대신에, 레지스터(56)의 직렬 입력(64)은 제2a도에 도시된 두 바이트가 발생되는 순서가 역으로 되면 레지스터(39 및 40)중 하나의 직렬 데이타 출력(도시되어 있지 않음)으로부터 공급될 수 있다.
제2d 및 제3d도의 클럭 신호는 연속적인 것으로 도시되어 있다. 직렬 데이타 소스/싱크(7)가 알맞게 프로그램된 마이크로 컴퓨터 예로, 분류 번호 MAB 8051에서 구입할 수 있는 종류라면, 상기 클럭 신호는 실제로 장치의 직렬 입력/출력 메카니즘의 정수부(integral part)로서 발생될 수 있으며, 이 경우에 상기 클럭 신호의 어떤 시간에서 일시 중단이 발생될 수 있다. 예로, 제2도에서 일시 중단은 t1에서 상승 엣지 바로 후에 제2d도의 클럭 신호에서 나타날 수 있고(제2a도의 데이타 비트의 연속에서 대응하는 일시 중단에 따라)마이크로 컴퓨터는 도시된 제2바이트를 출력시키기 위해 준비한다.
더구나 제2d도의 클럭 신호는 실제로 t2에서 상승 엣지후에 하이 상태에 남아 있게 된다. 유사하게, 제3도에서 일시 중단은 t1에서 상승 엣지후에 즉시 제3d도의 클럭 신호에서 나타나며, 반면에 컴퓨터는 도시된 제2바이트를 입력시킬 준비를 하며, 클럭 신호는 t4에서 상승 엣지후에 하이 상태에 남아 있는다.
기술되었듯이, 각각의 시프트 레지스터(31,32,39 또는 40)는 입력 및 출력 포트(2,3,4 및 5)의 각각을 위해 제공되어 있다. 이것은 특히 여러 포트가 공간에서 서로 상당히 분리되어 있을 때, 만약 각각의 그러한 시프트 레지스터가 관련 포트에 밀접하게 위치해 있으면, 3 신호 라인(스트로브, 직렬 데이타 및 클럭)이 포트/레지스터 조합의 각각과 유니트(7 및 38)의 조합 사이에 3개의 신호 라인(스트로브, 직렬 데이타 및 클럭)만이 요구되기 때문에 이점이 있다. 그러나, 전혀 또는 거의 연속성이 아닌 그러한 신호 라인들이 더 제공된다면 그러한 단일 레지스터는 1포트 이상의 사이에 제공될 수 있음은 명백하다.
예로, 제1도에서, 레지스터(40)는 삭제될 수 있고, 래치(44)로의 병렬 입력은 레지스터(39)의 병렬 출력에 연결된다.
또다른 레지스터(28)도 삭제될 수 있으므로, 게이트(32)의 병렬 출력은 레지스터(27)의 병렬 입력에 연결된다. 실제로, 병렬 데이타 입력과 병렬 데이타 출력을 갖고 있는 싱글 레지스터는 그것을 통하여 데이타 시프트 방향이 역으로 될 수 있다면 레지스터(31,32,39 및 40) 대신에 대체될 수 있다.
본 명세서로부터 본 분야에 숙련된 사람에게는 다른 변형도 가능함은 명백하다. 그러한 변형은 설계, 시스템의 제조 및 사용, 장치 및 그의 콤포넌트에 있어서 이미 공지되어 있으며 여기서 이미 설명된 특징에 부가하여 또는 상기 특징 대신에 사용될 수 있는 다른 특징을 포함할 수 있다. 청구 범위가 본 명세서에서 특징들의 조합으로 구성되었을지라도, 본 출원의 기재 영역은 명료 또는 불명료 또는 임의 일반화 되어 있는 특징의 임의 새로운 조합 또는 임의 신규의 특징으로 포함한다.

Claims (5)

  1. 다수의 병렬 데이타 포트중 하나의 포트를 선택하고 이 하나의 포트와 직렬 데이타 경로 사이에 데이타를 전송하는 병렬 데이타 포트 선택 장치에 있어서, (a) 상기 직렬 데이타 경로에 결합된 직렬 데이타 입력과 병렬 출력을 가지는 제1시프트 레지스터; (b) 상기 병렬 데이타 포트 각각에 결합되며 상기 직렬 데이타 경로에 결합되는 각각의 직렬 데이타 단자를 가지며 또한 다수의 스테이지를 가지는 적어도 하나의 부가 시프트 레지스터로서, 상기 직렬 데이타 단자는 부가 시프트 레지스터가 출력 또는 입력 병렬 데이타 포트의 어느 것에 결합하는지에 따라 각각 입력 및 출력중 하나가 되는 상기 적어도 하나의 부가 시프트 레지스터; (c) 상기 적어도 하나의 부가 시프트 레지스터의 스테이지를 다수의 병렬 데이타 포트에 결합시키는 복수의 결합 수단으로서, 복수의 병렬 데이타 포트 각각을 위해 각각 하나의 결합 수단이 존재하며 또한 각각의 인에이블 제어 입력을 각각 가지는 상기 복수의 결합 수단; (d) 제1시프트 레지스터의 병렬 출력을 상기 각각의 결합 수단의 인에이블 제어 입력에 결합시키는 부가 결합 수단; 및 (e) 상기 각각의 결합 수단중 하나를 선택하고 인이에블 시키기 위해 상기 부가 결합 수단을 인에이블시키며, 제1시프트 레지스터의 내용에 따라 상기 하나의 포트에 대응하는, 부가 결합 수단을 인에이블 하는 수단을 구비하는 것을 특징으로하는 병렬 데이타 포트 선택 장치.
  2. 제1항에 있어서, 다수의 병렬 데이타 포트중 제1 및 제2포트는 입력 포트이며, 상기 제1 및 제2포트에 대응하는 부가 시프트 레지스터의 직렬 데이타 출력은 AND-기능 회로의 각 입력을 통하여 직렬 데이타 경로에 결합되며, 이들 부가 시프트 레지스터는 그 논리 레벨에 연결되는 직렬 데이타입력을 구비하며, 상기 논리 레벨은 대응하는 부가 시프트 레지스터를 통하여 클럭된 후에 AND-기능 회로의 대응 입력에 대해 논리 1로 인가되며, AND-기능 회로는 직렬 데이타 통로가 일부를 형성하는 와이어형 AND-기능 회로인 것을 특징으로 하는 병렬 데이타 포트 선택 장치.
  3. 제1항에 있어서, 주어진 다수의 포트는 입력 포트이며, 상기 주어진 포트에 대응하는 부가 시프트 레지스터의 직렬 데이타 출력은 AND-기능 회로의 제1입력을 통하여 직렬 데이타 경로에 결합되며, 상기 부가 시프트 레지스터는 그 논리 레벨에 연결되는 직렬 데이타 입력을 구비하며, 상기 논리 레벨은 부가 시프트 레지스터를 통하여 클럭된 후에 AND-기능 회로의 제1입력에 대해 논리 1이 인가되며, 병렬 데이타 포트 선택 장치는 직렬 데이타 소스를 구비하며 직렬 데이타 소스의 출력은 AND-기능 회로의 제2입력을 통하여 직렬 데이타 통로에 결하되며, AND-기능 회로는 직렬 데이타 통로가 일부를 구성하는 와이어형 AND-기능 회로인 것을 특징으로 하는 병렬 데이타 포트 선택 장치.
  4. 제1항, 제2항 또는 제3항중 어느 한 항에 있어서, 상기 부가 결합 수단은 래치와 버퍼를 직렬로 구비하며, 상기 부가 결합 수단을 인에이블하는 수단은 스트로브 신호를 래치의 스트로브 신호 입력에 인가시키고 출력 인에이블 신호를 버퍼의 출력 인에이블 신호 입력에 인기시키는 수단을 구비하는 것을 특징으로 하는 병렬 데이타 포트 선택 장치.
  5. 제1항, 제2항 또는 제3항중 어느 한 항에 있어서, 다수의 주어진 포트는 외부 억세스 포트이며, 상기 외부 억세스 포트와 그에 대응하는 부가 시프트 레지스터의 스테이지 사이의 결합의 인에이블 제어 입력으로의 부가 결합 수단은 후자의 결합에 포함되는 논리 소자의 제어 입력인 것을 특징으로 하는 병렬 데이타 포트 선택 장치.
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