JPS58139233A - プログラマブル・コントロ−ラの入出力装置 - Google Patents
プログラマブル・コントロ−ラの入出力装置Info
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- JPS58139233A JPS58139233A JP2147282A JP2147282A JPS58139233A JP S58139233 A JPS58139233 A JP S58139233A JP 2147282 A JP2147282 A JP 2147282A JP 2147282 A JP2147282 A JP 2147282A JP S58139233 A JPS58139233 A JP S58139233A
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はプログラマブル−コントローラの入出力装置
に関し、特に、コントローラ本体との間で直列データ伝
送により入出力データを交換できるようにした入出力装
置に関する。
に関し、特に、コントローラ本体との間で直列データ伝
送により入出力データを交換できるようにした入出力装
置に関する。
最近では、一般の機械プラント等の制御システムにおい
て、プログラマブル・コントローラを用いた比較的大規
模な集中制御システムがよぐ見′られる。このような集
中制御システムにおいては、多くの場、合、例、えばり
ミツトスイッチ、温度スイッチ、近接スイッチ、光、電
スイッチ等の各種入力機器やモータ、プ、ランジャ、電
磁弁等の各種出力機器がそれぞれ別、個の信号線で中央
の制御装置に接続されている。この場合、これらの入出
力機器の数が多くて、しかも各入出力機器が比較的広い
空間に分散しているシステムでは、各１人出力機器と中
央制御装置を結ぶ配線スペースや配線コストが大きな問
題となっており、この間の信号伝送を適宜な多重伝送を
応用して簡便化したいとの要望が強い。
て、プログラマブル・コントローラを用いた比較的大規
模な集中制御システムがよぐ見′られる。このような集
中制御システムにおいては、多くの場、合、例、えばり
ミツトスイッチ、温度スイッチ、近接スイッチ、光、電
スイッチ等の各種入力機器やモータ、プ、ランジャ、電
磁弁等の各種出力機器がそれぞれ別、個の信号線で中央
の制御装置に接続されている。この場合、これらの入出
力機器の数が多くて、しかも各入出力機器が比較的広い
空間に分散しているシステムでは、各１人出力機器と中
央制御装置を結ぶ配線スペースや配線コストが大きな問
題となっており、この間の信号伝送を適宜な多重伝送を
応用して簡便化したいとの要望が強い。
従来から各種の多重伝送システムが知られており、これ
をプログラマブル・コントローラにおける入出力データ
の伝送に利用したものもある。しかし、従来の多重伝送
システムは、各端末に固有のアドレスを割り当て、各端
末にはそのアドレスを判断する回路を有し、このアドレ
ス判別回路を含む伝送制御手順が非常に複雑かつ高度で
あり、従って高価な装置となっている。勿論、そのよう
な高度な回路方式とする意義はある訳であるが、プログ
ラマブル・コントローラにおける入出力データ伝送シス
テムに不必要な機能が多く、そのため上述の要望に適切
に応え得るものではなかった。
をプログラマブル・コントローラにおける入出力データ
の伝送に利用したものもある。しかし、従来の多重伝送
システムは、各端末に固有のアドレスを割り当て、各端
末にはそのアドレスを判断する回路を有し、このアドレ
ス判別回路を含む伝送制御手順が非常に複雑かつ高度で
あり、従って高価な装置となっている。勿論、そのよう
な高度な回路方式とする意義はある訳であるが、プログ
ラマブル・コントローラにおける入出力データ伝送シス
テムに不必要な機能が多く、そのため上述の要望に適切
に応え得るものではなかった。
この発明は上述した従来の問題点に鑑みなされたもので
あり、その目的は、入出力装置をコントローラ本体と別
体に構成し、５こ゛の入出力装置を必要数だけコントロ
ーラ本体に対□゛して直列データ線とクロック信号線の
２系統の信号線で接続するだけで、入出力装置側にはア
ドレス判別回路が不要で、しかも面倒な伝送制御手順を
介することなくコントローラ本体から入出力装置への出
力データの転送および入出力ＩＡｗ１からコントローラ
本体への入力データの伝送を行なえるようにしたプログ
ラマブル・コントローラの入出力装置を提供することに
ある。
あり、その目的は、入出力装置をコントローラ本体と別
体に構成し、５こ゛の入出力装置を必要数だけコントロ
ーラ本体に対□゛して直列データ線とクロック信号線の
２系統の信号線で接続するだけで、入出力装置側にはア
ドレス判別回路が不要で、しかも面倒な伝送制御手順を
介することなくコントローラ本体から入出力装置への出
力データの転送および入出力ＩＡｗ１からコントローラ
本体への入力データの伝送を行なえるようにしたプログ
ラマブル・コントローラの入出力装置を提供することに
ある。
以下、この発明の実施例を図面に基づいて詳細に説明す
る。
る。
第１図はこの発明を適用したプログラマブル・コントロ
ーラ・システムの全体の概略構成を示寸ブロック図であ
る。このプログラマブル・コントローラは、コントロー
ラ本体１と複数台の入出力装置１２．２．・・・・・・
とに分割構成されている。この実施例における複数台の
入出力装置ｆ２．２．・・・・・・は全く同一構成であ
る。各入出力装置２には、リミットスイッチ等の各種入
力機器が接続される４つの入力端子と、モータやプラン
ジャ等の各種出力機器が接続され゛る４つの出力端子を
備える。各 □入力端子に印加される信号を外部
入力信号と称し、この信号にＩＮ１〜ＩＮ４．ＩＮ５〜
ＩＮ８．１Ｎ９〜ｌＮｌ２という各別の番号を付ける。
ーラ・システムの全体の概略構成を示寸ブロック図であ
る。このプログラマブル・コントローラは、コントロー
ラ本体１と複数台の入出力装置１２．２．・・・・・・
とに分割構成されている。この実施例における複数台の
入出力装置ｆ２．２．・・・・・・は全く同一構成であ
る。各入出力装置２には、リミットスイッチ等の各種入
力機器が接続される４つの入力端子と、モータやプラン
ジャ等の各種出力機器が接続され゛る４つの出力端子を
備える。各 □入力端子に印加される信号を外部
入力信号と称し、この信号にＩＮ１〜ＩＮ４．ＩＮ５〜
ＩＮ８．１Ｎ９〜ｌＮｌ２という各別の番号を付ける。
同様に、入出力装置２の出力端子がら出力される信号を
外部出力信号と称し、この信号に０ＵＴ１〜０ＵＴ４，
０ＵＴ５〜０ＵＴ８．０ＵＴ９〜０ＬＪＴ１２という各
別の識別番号を付ける。
外部出力信号と称し、この信号に０ＵＴ１〜０ＵＴ４，
０ＵＴ５〜０ＵＴ８．０ＵＴ９〜０ＬＪＴ１２という各
別の識別番号を付ける。
コントローラ本体１は、全体の制御の中枢となるＣＰＵ
３ （中央処理ユニット）と、ＣＰｕ３によって実行さ
れるシスデムプログラムを格納したシステムプログラム
メモリ４と、ＣＰＵ３によって各種可変データの一時格
納エリアと使われるシステムデータメモリ５と、使用者
が任意に設定したシーケンス制御プログラムが格納され
るユーザプログラムメモリ６と、上記入出力装置２にお
ける外部入出力信号と対応した入出力データのバッフ１
−メモリとなる入出カメモリ７と、コントローラ本体１
から入出力装置２に出力データを与えるとともに、入出
力装置２からの入力データをコント０−ラ本体１に取込
むためのインターフェイスとなる入出力ボート８を備え
て□いる。
３ （中央処理ユニット）と、ＣＰｕ３によって実行さ
れるシスデムプログラムを格納したシステムプログラム
メモリ４と、ＣＰＵ３によって各種可変データの一時格
納エリアと使われるシステムデータメモリ５と、使用者
が任意に設定したシーケンス制御プログラムが格納され
るユーザプログラムメモリ６と、上記入出力装置２にお
ける外部入出力信号と対応した入出力データのバッフ１
−メモリとなる入出カメモリ７と、コントローラ本体１
から入出力装置２に出力データを与えるとともに、入出
力装置２からの入力データをコント０−ラ本体１に取込
むためのインターフェイスとなる入出力ボート８を備え
て□いる。
周知のように、この積のプログラマブル・コントローラ
におけるユーザプログラムの実行動作は、基本的に、ユ
ーザプログラムメモリ６がらユーザ命令を順次読出し、
各ユーザ命令に従って入出カメモリ７に格納されている
入出力データ間の演御処理をし、かつその演禅結果に“
よ□って入出カメモす７中の出力データを更新すること
であり、またユーザプログラムの実行と同期して人出１
力装Ｗｔ２からの入力データを入出カメモリ７の所定エ
リアに書込む入力更新動作と、入出カメモリ７の所定エ
リアの出力データを入出力装置２に転送する出力更新動
作が行なわれ、これにより入出力装−２に与えられる入
力データと入出力＠ｗ２から出力する出力データとの関
係において、ニーザブログ−ラムにて指定されたシーケ
ンス状態が作り出される訳である。この発明に係る入出
力データの伝送は、上記入力更新動作および出力更新動
作を行雇うために、コントローラ本体１と入出力装置ｆ
２との閣で行なわれる入出力データの伝送である。
におけるユーザプログラムの実行動作は、基本的に、ユ
ーザプログラムメモリ６がらユーザ命令を順次読出し、
各ユーザ命令に従って入出カメモリ７に格納されている
入出力データ間の演御処理をし、かつその演禅結果に“
よ□って入出カメモす７中の出力データを更新すること
であり、またユーザプログラムの実行と同期して人出１
力装Ｗｔ２からの入力データを入出カメモリ７の所定エ
リアに書込む入力更新動作と、入出カメモリ７の所定エ
リアの出力データを入出力装置２に転送する出力更新動
作が行なわれ、これにより入出力装−２に与えられる入
力データと入出力＠ｗ２から出力する出力データとの関
係において、ニーザブログ−ラムにて指定されたシーケ
ンス状態が作り出される訳である。この発明に係る入出
力データの伝送は、上記入力更新動作および出力更新動
作を行雇うために、コントローラ本体１と入出力装置ｆ
２との閣で行なわれる入出力データの伝送である。
コントローラ本体１はデータ伝送のための端子として、
直列データ入出力端子ＳＤＴとクロック信号出力端子Ｃ
ＫＴとを備えている。直列データ入出力端子ＳＤＴに印
加される信号はレシーバ９を介して入力ポートＰ１に印
加される。出力ポートＰ２からの信号はドライバ１ｏを
介して直列データ入出力端子ＳＤＴに出力される。この
ドライバ１０は出力ポートＰ３からの信号によって禁止
される。クロック信号出力端子ＣＫＴには出力ポートＰ
４から出力されるクロック信号がドライバ１１を介して
出力される。
直列データ入出力端子ＳＤＴとクロック信号出力端子Ｃ
ＫＴとを備えている。直列データ入出力端子ＳＤＴに印
加される信号はレシーバ９を介して入力ポートＰ１に印
加される。出力ポートＰ２からの信号はドライバ１ｏを
介して直列データ入出力端子ＳＤＴに出力される。この
ドライバ１０は出力ポートＰ３からの信号によって禁止
される。クロック信号出力端子ＣＫＴには出力ポートＰ
４から出力されるクロック信号がドライバ１１を介して
出力される。
入出力装置２はデータ伝送を行なうための端子として、
左直列データ入出力端子ＳＤＬと右直列データ入出力端
子ＳＤＲ，クロック信号入力端子ＣＫＬを有している。
左直列データ入出力端子ＳＤＬと右直列データ入出力端
子ＳＤＲ，クロック信号入力端子ＣＫＬを有している。
３台の入出力装置２は、互いの右直列データ入出力端子
ＳＤＲと左直列データ入出力端子ＳＱＬが直列データ線
１２で接続され、互いのクロック信号入力端子ＣＫＬが
クロック信号線１３で接続され、この両、伝送線１２．
１３によって３台が直列的に接続されている。また左端
の入出力装置ｆ２の左直列データ入出力端子ＳＤＬはコ
ントロー）本体１の直列データ入出力端子ＳＤＴと直列
データ線１２でもって接続され、またそのクロック信号
入力端子ＣＫＬはコントローラ本体１のクロック信号出
力端子ＣＫＴとクロック信号線１３でもって接続されて
いる。すなわち、３台の入出力装ｆｆ２はコントローラ
本体１と直列データ線１２を介して直列に接続されてお
り、クロック信号線１３には並列に接続されている。
ＳＤＲと左直列データ入出力端子ＳＱＬが直列データ線
１２で接続され、互いのクロック信号入力端子ＣＫＬが
クロック信号線１３で接続され、この両、伝送線１２．
１３によって３台が直列的に接続されている。また左端
の入出力装置ｆ２の左直列データ入出力端子ＳＤＬはコ
ントロー）本体１の直列データ入出力端子ＳＤＴと直列
データ線１２でもって接続され、またそのクロック信号
入力端子ＣＫＬはコントローラ本体１のクロック信号出
力端子ＣＫＴとクロック信号線１３でもって接続されて
いる。すなわち、３台の入出力装ｆｆ２はコントローラ
本体１と直列データ線１２を介して直列に接続されてお
り、クロック信号線１３には並列に接続されている。
また、右端の入出力装置２の右直列データ入出力端子Ｓ
ＤＲは開放され、この開放されている右直列データ入出
力端子ＳＤＲに更に直列に他の入出力装置２を接続する
ことができる。
ＤＲは開放され、この開放されている右直列データ入出
力端子ＳＤＲに更に直列に他の入出力装置２を接続する
ことができる。
第２図は１台の入出力ＶＲＩＩ！２の詳細な回路図を示
している。同図に示すように、この入出力装置２は、４
ピツトの一方向シフトレジスタ１４と、このシフトレジ
スタ１４の並列出力端Ｑ１〜Ｑ４に接続されたラッチ回
路１５と、このラッチ回路１５の出力を外部出力、４号
０ＵＴ１〜０ＵＴ４として並列に出力するドライバ１６
と、外部入力信号ＩＮ１〜ＩＮ４を並列に受けて上記シ
フトレジスタ１４の並列入力端Ｄ１〜Ｄ４に印加するレ
シーバ１７と、左直列データ入出力端子ＳＱＬに印加さ
れる信号を受けるレシーバ１９と、左直列データ入出力
端子ＳＱＬに信号を送出するゲート付きドライバ２０と
、右直列データ入出力端子ＳＤＲに印加される信号を受
けるレシーバ２１と、右直列データ入出力端子ＳＤＲに
信号を送出するゲート付きドライバ２２と、クロック信
号入力端子ＣＫＬに印加される信号を受けるレシーバ２
３と、上記シフトレジスタ１４の直列入力端８１および
直列出力端Ｑ４に対する左直列データ入出力端子ＳＤＬ
と右直列データ入出力端子ＳＤＲの接続関係を反転させ
る切換回路（上記ゲート付きドライバ２０．２２および
論理ゲートＧ１．Ｇ２．Ｇ３によって構成される）と、
クロック信号入力端子ＣＫＬに印加される信号のレベル
が一定時間以上固定されたのを検出し、上記ラッチ回路
１５のラッチ信号、上記シフトレジスタ１４の並列入力
読込み信号および切換回路の反転信号を作る制御回路１
８とを備える。
している。同図に示すように、この入出力装置２は、４
ピツトの一方向シフトレジスタ１４と、このシフトレジ
スタ１４の並列出力端Ｑ１〜Ｑ４に接続されたラッチ回
路１５と、このラッチ回路１５の出力を外部出力、４号
０ＵＴ１〜０ＵＴ４として並列に出力するドライバ１６
と、外部入力信号ＩＮ１〜ＩＮ４を並列に受けて上記シ
フトレジスタ１４の並列入力端Ｄ１〜Ｄ４に印加するレ
シーバ１７と、左直列データ入出力端子ＳＱＬに印加さ
れる信号を受けるレシーバ１９と、左直列データ入出力
端子ＳＱＬに信号を送出するゲート付きドライバ２０と
、右直列データ入出力端子ＳＤＲに印加される信号を受
けるレシーバ２１と、右直列データ入出力端子ＳＤＲに
信号を送出するゲート付きドライバ２２と、クロック信
号入力端子ＣＫＬに印加される信号を受けるレシーバ２
３と、上記シフトレジスタ１４の直列入力端８１および
直列出力端Ｑ４に対する左直列データ入出力端子ＳＤＬ
と右直列データ入出力端子ＳＤＲの接続関係を反転させ
る切換回路（上記ゲート付きドライバ２０．２２および
論理ゲートＧ１．Ｇ２．Ｇ３によって構成される）と、
クロック信号入力端子ＣＫＬに印加される信号のレベル
が一定時間以上固定されたのを検出し、上記ラッチ回路
１５のラッチ信号、上記シフトレジスタ１４の並列入力
読込み信号および切換回路の反転信号を作る制御回路１
８とを備える。
クロック信号入力端子ＣＫＬに印加される信号はレシー
バ２３を介して受信され、シフトレジスタ１４のシフト
クロック信号ＯＫとして入力されるとともに、制御回路
１８に入力される。
バ２３を介して受信され、シフトレジスタ１４のシフト
クロック信号ＯＫとして入力されるとともに、制御回路
１８に入力される。
制御回路１８は、コントローラ本体１からクロック信号
線１３に出力されるクロック信号の周期をＴＯとすると
、そのクロック信号が休止されて信号１１１３の信号レ
ベルがＨレベルまたはＬレベルに固定され、上記クロッ
ク周期ＴＯより充分大きな一定時ｆｌＴ１以上連続した
ことを検出するものである。この検出は、ＦＯＲ回路２
５とタイマ回路２６と７リツプ７０ツブ２７とによって
行なわれる。フリップ７０ツブ２７は電源投入時にパワ
ーオンリセット回路５０によって初期リセットされる。
線１３に出力されるクロック信号の周期をＴＯとすると
、そのクロック信号が休止されて信号１１１３の信号レ
ベルがＨレベルまたはＬレベルに固定され、上記クロッ
ク周期ＴＯより充分大きな一定時ｆｌＴ１以上連続した
ことを検出するものである。この検出は、ＦＯＲ回路２
５とタイマ回路２６と７リツプ７０ツブ２７とによって
行なわれる。フリップ７０ツブ２７は電源投入時にパワ
ーオンリセット回路５０によって初期リセットされる。
フリップ７０ツブ２７の出力Ｑとレシーバ２３の出力信
号ａ （クロック翰１３の信号）とがＦＯＲ回路２５に
入力され、その出力信号すがタイマ回路２６に入力され
、その出力信号Ｃによってフリップ７０ツブ２７が反転
制御されるようになっている。
号ａ （クロック翰１３の信号）とがＦＯＲ回路２５に
入力され、その出力信号すがタイマ回路２６に入力され
、その出力信号Ｃによってフリップ７０ツブ２７が反転
制御されるようになっている。
タイマ回路２６はその入力信号すがＬレベルになり、上
述した一定時間Ｔ１だけ連□続してＬレベルになったと
きに出力信号Ｃを出力し、フリップ７０ツブ２７を反転
させる。従ってこのタイマ回路２６は、フリップフロー
ツブ２７がセットされてＱ−Ｈとなっているときは、ク
ロック信号線１３の信号ａがＴ１時間以以上レベルにな
ったのを検出するように作用し、またフリップ７０ツブ
２７がリセットされてＱ−１となった場合は、クロック
゛信号線１３の信号ａが時間１１以以上レベルに固定さ
れたのを検出するように作用゛する。
述した一定時間Ｔ１だけ連□続してＬレベルになったと
きに出力信号Ｃを出力し、フリップ７０ツブ２７を反転
させる。従ってこのタイマ回路２６は、フリップフロー
ツブ２７がセットされてＱ−Ｈとなっているときは、ク
ロック信号線１３の信号ａがＴ１時間以以上レベルにな
ったのを検出するように作用し、またフリップ７０ツブ
２７がリセットされてＱ−１となった場合は、クロック
゛信号線１３の信号ａが時間１１以以上レベルに固定さ
れたのを検出するように作用゛する。
フリップ７０ツブ２７の出力は上記切換回路の制御信号
となる。つまり、フリップフロップ２７がリセットされ
ていて、Ｑ −’Ｌ 、◇−Ｈの場合、もに、ドライバ
２２ど論理ゲートＧ１が能動となりＬに印加される信号
がシフトレジスタ１４の直列入力端８１に入力されると
”ともに、シフトレジスタ１４の直列出力端Ｑ４からの
信号が右直列データ入出力端子ＳＤＲに導出される。反
対にフリップ７０ツブ２７がセットされ、Ｑ＝Ｈ，Ｑ＝
Ｌとなった場合、右直列データ入出力端子ＳＤＲに印加
される信号がシフトレジスタ１４の直列入力端８１に入
力され、シフトレジスタ１４の直列出力端Ｑ４からの信
号が左直列データ入出力端子、ＳＤＬに導出される。
となる。つまり、フリップフロップ２７がリセットされ
ていて、Ｑ −’Ｌ 、◇−Ｈの場合、もに、ドライバ
２２ど論理ゲートＧ１が能動となりＬに印加される信号
がシフトレジスタ１４の直列入力端８１に入力されると
”ともに、シフトレジスタ１４の直列出力端Ｑ４からの
信号が右直列データ入出力端子ＳＤＲに導出される。反
対にフリップ７０ツブ２７がセットされ、Ｑ＝Ｈ，Ｑ＝
Ｌとなった場合、右直列データ入出力端子ＳＤＲに印加
される信号がシフトレジスタ１４の直列入力端８１に入
力され、シフトレジスタ１４の直列出力端Ｑ４からの信
号が左直列データ入出力端子、ＳＤＬに導出される。
また、フリップ７０ツブ２７のＱ出力がＨレベルに立上
ったのが立上り検出用の微分回路２８で検出され、この
微分回路２８の出力パルスが上記ラッチ回路１５のラッ
チ信号Ｔとして印加される。
ったのが立上り検出用の微分回路２８で検出され、この
微分回路２８の出力パルスが上記ラッチ回路１５のラッ
チ信号Ｔとして印加される。
フリップフロップ２７のＱ出力は遅延回路２９で僅かに
遅延され、その遅延出力は立′上り検出用の微分回路３
０に入力され、この微分回路３０からの出力パルスが上
記シフトレジスタ１４の並列人力読込信号ＬＤとして印
加される。
遅延され、その遅延出力は立′上り検出用の微分回路３
０に入力され、この微分回路３０からの出力パルスが上
記シフトレジスタ１４の並列人力読込信号ＬＤとして印
加される。
次にコントローラ本体１側の入出力データの伝送動作に
ついて説明する。コントローラ本体１は、 １入出
力ポート８あボートＰ４からドライバ１１を介してクロ
ック信号轢１３に所定数のクロック信号を送出して上記
シフトレジスタ１４をシフトすると同時に、これに同期
してボートＰ２からドライバ１０を介して直列データ線
１２に出力データを順次直列に出力することにより、゛
これら出力データを上記シフトレジスタ１４にセットし
、その後クロック信号線１３のレベルを一定時［口以上
固定することにより上記シフトレジスタ１４にセットさ
れた上記出力データを上記ラッチ回路１５にラッチさせ
るとともに、上記レシーバ１７からの入力データを上記
シフトレジスタ１４に読込ませ、また上記切換回路を反
転させ、その後クロック信号線１３に所定数のクロック
信号を送出してシフトレジスタ１４を再びシフトさせ、
シフトレジスタ１４にセットされた入力データを直列デ
ータ糠１２．レシーバ９を介して入出力ボート８のボー
トＰ１から順次コントローラ本体１に取込むように動作
する。この動作はＣＰＵ３／／システモリ４に格納され
た入出力データ 転送ルーチンを実行することによって行なわれる。
ついて説明する。コントローラ本体１は、 １入出
力ポート８あボートＰ４からドライバ１１を介してクロ
ック信号轢１３に所定数のクロック信号を送出して上記
シフトレジスタ１４をシフトすると同時に、これに同期
してボートＰ２からドライバ１０を介して直列データ線
１２に出力データを順次直列に出力することにより、゛
これら出力データを上記シフトレジスタ１４にセットし
、その後クロック信号線１３のレベルを一定時［口以上
固定することにより上記シフトレジスタ１４にセットさ
れた上記出力データを上記ラッチ回路１５にラッチさせ
るとともに、上記レシーバ１７からの入力データを上記
シフトレジスタ１４に読込ませ、また上記切換回路を反
転させ、その後クロック信号線１３に所定数のクロック
信号を送出してシフトレジスタ１４を再びシフトさせ、
シフトレジスタ１４にセットされた入力データを直列デ
ータ糠１２．レシーバ９を介して入出力ボート８のボー
トＰ１から順次コントローラ本体１に取込むように動作
する。この動作はＣＰＵ３／／システモリ４に格納され
た入出力データ 転送ルーチンを実行することによって行なわれる。
第３図はその入出力データ伝送ルーチンの概要を示す７
０−チャートである。このフローチャートに従ってデー
タ伝送動作を詳細に説明すると、最初のステップ３０１
で出力ポートＰ４をＬレベルにする。次のステップ３０
２では１−最後の出力データ０ＵＴ１２のアドレスを設
定する。次のステップ３０３では設定されたアドレスの
ｕＢ］データ０ＵＴ１２を出力ポートＰ２から出力する
。
０−チャートである。このフローチャートに従ってデー
タ伝送動作を詳細に説明すると、最初のステップ３０１
で出力ポートＰ４をＬレベルにする。次のステップ３０
２では１−最後の出力データ０ＵＴ１２のアドレスを設
定する。次のステップ３０３では設定されたアドレスの
ｕＢ］データ０ＵＴ１２を出力ポートＰ２から出力する
。
なお、このとき出力ポートＰ３からの信号によってドラ
イバ１０を働かすのは勿論である。
イバ１０を働かすのは勿論である。
次のステップ３０４では出力ポートＰ４の信号をＨレベ
ルにする。次のステップ３０５ではクロック信号の周期
ＴＯより多少短い１時間だけカウントする。１時間経過
後のステップ３０６では出力ポートＰ４の信号をしレベ
ルにする。次のステップ３０７では出力データ０ＬＩＴ
１までの伝送を終了したか否かを判断する。伝送を終了
していない場合はステップ３０８に進み、出力データの
アドレスを１だけ減算し、出力データ０ＵＴ１１のアド
レスを設定する。そして、先のステップΔ０３に戻る。
ルにする。次のステップ３０５ではクロック信号の周期
ＴＯより多少短い１時間だけカウントする。１時間経過
後のステップ３０６では出力ポートＰ４の信号をしレベ
ルにする。次のステップ３０７では出力データ０ＬＩＴ
１までの伝送を終了したか否かを判断する。伝送を終了
していない場合はステップ３０８に進み、出力データの
アドレスを１だけ減算し、出力データ０ＵＴ１１のアド
レスを設定する。そして、先のステップΔ０３に戻る。
以上のステップ３０３→３０４→３０５→３０６−＋３
０７→３０８が出力データｏＵ■１２〜。
０７→３０８が出力データｏＵ■１２〜。
ＵＴｌについて繰り返されることにより、各出力データ
がり０ツク信号に同期してコントローラ本体１から出力
される。
がり０ツク信号に同期してコントローラ本体１から出力
される。
上述の出力データ伝送動作が終了するとステップ３０７
からステップ３０９に進み、出力ボートＰ４の信号をＨ
レベルにする。次のステップ３１０では上記制御回路１
８を働かすのに必要なＴ１時間をカウントする。これに
よってり０ツク信号線１３の信号レベルがＴ１時間以以
上−ベルに固定されることとなり、制御回路１８が動作
し、シフトレジスタ１４にセットされた出力データがラ
ッチ回路１５にラッチされてドライバ１６を介して出力
されるとともに、レシーバ１７からの入力データがシフ
トレジスタ１４に読込まれ、また上記切換回路の接続関
係が反転される。
からステップ３０９に進み、出力ボートＰ４の信号をＨ
レベルにする。次のステップ３１０では上記制御回路１
８を働かすのに必要なＴ１時間をカウントする。これに
よってり０ツク信号線１３の信号レベルがＴ１時間以以
上−ベルに固定されることとなり、制御回路１８が動作
し、シフトレジスタ１４にセットされた出力データがラ
ッチ回路１５にラッチされてドライバ１６を介して出力
されるとともに、レシーバ１７からの入力データがシフ
トレジスタ１４に読込まれ、また上記切換回路の接続関
係が反転される。
コントローラ本体１側では次、のステップ３１１で１１
目の入力データＩＮ１のアドレスを設定する。次のステ
ップ３１２では上記遅延回路２９の遅延時ｆｌｌＴ２だ
け待機する。また出力ボートＰ３からの信号によりドラ
イバ１０を禁止する。次のステップ３１３では入力ボー
トＰ１に印加される入力データを読込み、設定されたア
ドレスに格納する。次のステップ３１４では出力ボート
Ｐ４の信号をＬレベルにする。次のステップ３１５では
上記時間Ｔをカウントする。次のステップ３１６では出
力ボートＰ４の信号をＨレベルにる。次のステップ３１
７では入力データｌＮｌ２までのデータ取込みが終了し
たか否かを判断する。終了していない場合はステップ３
１８に進み、入力データのアドレスを歩進し、２番目の
入力信号ＩＮ２のアドレスを設定する。その後先のステ
ップ３１３に戻る。なお、第２図に示すようにシフトレ
ジスタ１４の並列入力端Ｄ１〜Ｄ４と入力端子ＩＮ１〜
ＩＮ４の番号の対応は逆になっている。
目の入力データＩＮ１のアドレスを設定する。次のステ
ップ３１２では上記遅延回路２９の遅延時ｆｌｌＴ２だ
け待機する。また出力ボートＰ３からの信号によりドラ
イバ１０を禁止する。次のステップ３１３では入力ボー
トＰ１に印加される入力データを読込み、設定されたア
ドレスに格納する。次のステップ３１４では出力ボート
Ｐ４の信号をＬレベルにする。次のステップ３１５では
上記時間Ｔをカウントする。次のステップ３１６では出
力ボートＰ４の信号をＨレベルにる。次のステップ３１
７では入力データｌＮｌ２までのデータ取込みが終了し
たか否かを判断する。終了していない場合はステップ３
１８に進み、入力データのアドレスを歩進し、２番目の
入力信号ＩＮ２のアドレスを設定する。その後先のステ
ップ３１３に戻る。なお、第２図に示すようにシフトレ
ジスタ１４の並列入力端Ｄ１〜Ｄ４と入力端子ＩＮ１〜
ＩＮ４の番号の対応は逆になっている。
以上のステップ３１３→３１４→３１５→３１６→３１
７→３１８が入力データＩＮ１〜ｌＮｌ２分だけ繰り返
されることにより、シフトレジスタ１４にセットされた
各入力信号が順番に入力ボートＰ１に取込まれ、入出カ
メモリ７の所定Ｊリアに順次−込まれる。この入力デー
タの取込み動作が終了すると、ステップ３１７から′ス
テープ３１９に進み、出力ボートＰ４の信号をＨレベル
にする。次のステップ３２０で制御回路１８を動作させ
るのに必要な時間Ｔ１をカウントする。これにより制御
回路１８および上記切換回路は初期状態に復帰する。以
上の動作をユーザプログラムの実行動作と並行して行な
うものである。
７→３１８が入力データＩＮ１〜ｌＮｌ２分だけ繰り返
されることにより、シフトレジスタ１４にセットされた
各入力信号が順番に入力ボートＰ１に取込まれ、入出カ
メモリ７の所定Ｊリアに順次−込まれる。この入力デー
タの取込み動作が終了すると、ステップ３１７から′ス
テープ３１９に進み、出力ボートＰ４の信号をＨレベル
にする。次のステップ３２０で制御回路１８を動作させ
るのに必要な時間Ｔ１をカウントする。これにより制御
回路１８および上記切換回路は初期状態に復帰する。以
上の動作をユーザプログラムの実行動作と並行して行な
うものである。
以上詳細に説明したように、この発明に係るプログラマ
ブル・コントローラの入出力装置によれば、コントロー
ラ本体と必要数の入出力装置とを直列データ線とクロッ
ク信号線の２系統の信号線で結ぶだけで、入力データの
取込みおよび出力データの送出という双方向の信号伝送
が行なえ、伝送線の布設が非常に簡単でかつ安価となる
。また入出力装置には、アドレスを判定する回路を設け
る必要がなく、面倒な伝送制御手順を取り扱う制御回路
も必要なく、単にクロック信号が休止されてクロック信
号線レベルが一定以上固定されたのを検出するためのタ
イマ回路やフリップ７０ツブ等からなる極く簡単な制御
回路を設けるだけで良く、入出力装置における伝送側一
部分の構成は極めて簡単となり、これを安価に製作する
ことができる。特に、この発明のものでは、双方向シフ
トレジスタより相当安価な一方向シフトレジスタを用い
て構成しているので、安価となる。
ブル・コントローラの入出力装置によれば、コントロー
ラ本体と必要数の入出力装置とを直列データ線とクロッ
ク信号線の２系統の信号線で結ぶだけで、入力データの
取込みおよび出力データの送出という双方向の信号伝送
が行なえ、伝送線の布設が非常に簡単でかつ安価となる
。また入出力装置には、アドレスを判定する回路を設け
る必要がなく、面倒な伝送制御手順を取り扱う制御回路
も必要なく、単にクロック信号が休止されてクロック信
号線レベルが一定以上固定されたのを検出するためのタ
イマ回路やフリップ７０ツブ等からなる極く簡単な制御
回路を設けるだけで良く、入出力装置における伝送側一
部分の構成は極めて簡単となり、これを安価に製作する
ことができる。特に、この発明のものでは、双方向シフ
トレジスタより相当安価な一方向シフトレジスタを用い
て構成しているので、安価となる。
第１図はこの発明を適用したプログラマブル・コントロ
ーラ・システムの概略構成を示すブロック図、第２図は
入出力装置の具体的構成を示すブロック図、第３図はコ
ントローラ本体側が実行する入出力データ伝送ルーチン
の概要を示すフＤ、−チャートである。 １・・・・・・コントローラ本体 ２・・・・・・入出力装置 １２・・・・・・直列データ線 １３・・・・・・クロック信号線 １４・・・・・・シフトレジスタ １５・・・・・・ラッチ回路 １６・・・・・・ドライバ １７・・・・・・レシーバ １８・・・・・・制御回路 ＳＤＬ・・・・・・左直列データ入出力端子ＳＤＲ・・
・・・・右直列データ入出力端子ＣＫＬ・・・・・・ク
ロック信号入力端子Ｓ■・・・・・・・・・直列入力端 Ｑ４・・・・・・・・・直列出力端 ０１〜Ｑ４・・・並列データ出力端 Ｄ１〜Ｄ４・・・・・・並列データ入力端ＬＤ・・・・
・・並列データ読込信号 特許出願人 立石電機株式会社
ーラ・システムの概略構成を示すブロック図、第２図は
入出力装置の具体的構成を示すブロック図、第３図はコ
ントローラ本体側が実行する入出力データ伝送ルーチン
の概要を示すフＤ、−チャートである。 １・・・・・・コントローラ本体 ２・・・・・・入出力装置 １２・・・・・・直列データ線 １３・・・・・・クロック信号線 １４・・・・・・シフトレジスタ １５・・・・・・ラッチ回路 １６・・・・・・ドライバ １７・・・・・・レシーバ １８・・・・・・制御回路 ＳＤＬ・・・・・・左直列データ入出力端子ＳＤＲ・・
・・・・右直列データ入出力端子ＣＫＬ・・・・・・ク
ロック信号入力端子Ｓ■・・・・・・・・・直列入力端 Ｑ４・・・・・・・・・直列出力端 ０１〜Ｑ４・・・並列データ出力端 Ｄ１〜Ｄ４・・・・・・並列データ入力端ＬＤ・・・・
・・並列データ読込信号 特許出願人 立石電機株式会社
Claims (1)
- （−１）２つの直列データ入出力端子と、クロック信号
入力端子と、このクロック信号入力端子に印加されるク
ロック信号によって一方向にのみシフトされるシフトレ
ジスタと、このシフトレジスタの並列出力−に接続され
たラッチ回路と、このラッチ回路の出力を外部出力信号
として並列に導出するドライバと１、外部入力信号を並
列に受けて・上・記シフトレジスタの並列入力端に印加
するレシーバと、上記シフトレジスタの直列入力端およ
び直列出力端に対する上記２つの１列データ入出力端子
゛の接続間−係を反転させる切換回路と、上記クロック
信号入力端子に印加される信号のレベルが一定時間以上
固定されたのを検出し、上記ラッチ回路のラッチ信号、
上記シフトレジスタの並列人力読込信号および上記切換
回路の反転信号を作る制御回路とを備えたプログラマブ
ル・コントローラの入出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2147282A JPS58139233A (ja) | 1982-02-13 | 1982-02-13 | プログラマブル・コントロ−ラの入出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2147282A JPS58139233A (ja) | 1982-02-13 | 1982-02-13 | プログラマブル・コントロ−ラの入出力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58139233A true JPS58139233A (ja) | 1983-08-18 |
| JPH037985B2 JPH037985B2 (ja) | 1991-02-04 |
Family
ID=12055912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2147282A Granted JPS58139233A (ja) | 1982-02-13 | 1982-02-13 | プログラマブル・コントロ−ラの入出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58139233A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60100207A (ja) * | 1983-11-02 | 1985-06-04 | Mitsubishi Electric Corp | プラント制御システム |
| JPS61118802A (ja) * | 1984-11-15 | 1986-06-06 | Fuji Electric Co Ltd | シ−ケンスコントロ−ラのプロセス入出力装置 |
| EP0271168A2 (en) * | 1986-12-12 | 1988-06-15 | Philips Electronics Uk Limited | Data port selection |
| CN102495555A (zh) * | 2011-11-29 | 2012-06-13 | 台达电子企业管理（上海）有限公司 | 多功能信号输出装置 |
-
1982
- 1982-02-13 JP JP2147282A patent/JPS58139233A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60100207A (ja) * | 1983-11-02 | 1985-06-04 | Mitsubishi Electric Corp | プラント制御システム |
| JPS61118802A (ja) * | 1984-11-15 | 1986-06-06 | Fuji Electric Co Ltd | シ−ケンスコントロ−ラのプロセス入出力装置 |
| JPH0525124B2 (ja) * | 1984-11-15 | 1993-04-12 | Fuji Denki Kk | |
| EP0271168A2 (en) * | 1986-12-12 | 1988-06-15 | Philips Electronics Uk Limited | Data port selection |
| CN102495555A (zh) * | 2011-11-29 | 2012-06-13 | 台达电子企业管理（上海）有限公司 | 多功能信号输出装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH037985B2 (ja) | 1991-02-04 |
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