JPS58140841A - プログラマブル・コントロ−ラの入出力装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はプログラマブル・コントローラの入出力装置
に関し、特に、コントローラ本体との間で直列データ伝
°送により入出力データを交換できるようにした入出力
装置に関する。

最近では、一般の機械プラント等の制御システムにおい
て、プログラマブル・コントローラを用いた比較的大規
模な集中制御システムがよく見られる。このような集中
制御システムにおいては、多くの場合、例えばリミット
スイッチ、温度スイッチ、近接スイッチ、光電スイッチ
等の各種入力機器やモータ、プランジャ、電磁弁等の各
種出力機器がそれぞれ別個の信号線で中央の制御装Ｗに
接続されている。この場合、これらの入出力機器の数が
多くて、しかも各入出力機器が比較的広い空間に分散し
ているシステムでは、各入出力機器と中央制御ｌｌ装冒
を結ぶ配線スペースや配線コストが大きな問題となって
おり、この間の信号伝送を適宜な多重伝送を応用して簡
便化したいとの要望が強い。

従来から各種の多重伝送システムが知られており、これ
をプログラマブル・コントローラにおける入出力データ
の伝送に利用したものもある。しかし、従来の多重伝送
システムは、各端末に固有のアドレスを割り当て、各端
末にはそのアドレスを判断する回路を有し、このアドレ
ス判別回路を含む伝送制御手順が非常に複雑かつ烏度で
あり、従って＾価な装置となっている。勿論、そのよう
な＾度な回路方式とする意義はある訳であるが、プログ
ラマブル・コントローラにおける入出力データ伝送シス
テムに不必要な機能が多く、そのため上述の要望に適切
に応え得るものではなかった。

この発明は上述した従来の問題点に鑑みなされたもので
あり、その目的は、入出力装置をコントローラ本体と別
体に構成し、この入出力装置を必要数だけコントローラ
本体に対して直列データ線とり０ツク信号線の２系統の
信号線で接続するだけで、入出力装置側にはアドレス判
別回路が不要で、しかも面倒な伝送制御手順を介するこ
となくコントローラ本体から入出力装置への出力データ
の転送および入出力装置からコントローラ本体への入力
データの伝送を行なえるようにしたプログラマブル・コ
ントローラの入出力装置を提供することにある。

以下、この発明の実施例を図面に基づいて詳細に説明す
る。

第１図はこの発明を適用したプログラマブル・コント０
−ラ・・システムの全体の概略構成を示すブロック図で
ある。このプログラマブル・コントローラは、コントロ
ーラ本体１と複数台の入出力装置２，２．・・・・・・
とに分割構成されている。この実施例における複数台の
入出力装置２，２．・・・・・・は全く同一構成である
。各入出力装ｗ２には、リミットスイッチ等の各種入力
機器が接続される４つの入力端子と、モータやプランジ
ャ等の各種出力機器が接続される４つの出力端子を備え
る。各入力端子に印加される信号を外部入力信号と称し
、この信号にＩＮ１〜ＩＮ４．ＩＮ５〜ＩＮ８．ＩＮ９
〜ｌＮｌ２という各別の番号を付ける。同様に、入出力
装置２の出力端子から出力される信号を外部出力信号と
称し、この信号に０ＵＴＩ〜０ＬＪＴ４，０ＵＴ５〜０
ＵＴ８．０ＵＴ９〜０ＵＴ１２という各別の識別１月を
付ける。

コントローラ本体１は、全体の制御の中枢となるＣＰＵ
３（中央処理ユニット）と、ＣＰＵ３によって実行され
るシスデムプログラムを格納したシステムプログラムメ
モリ４と、ＣＰＵ３によって各種可変データの一時格納
Ｊリアと使われるシステムデータメモリ５と、使用者が
任意に設定したシーケンス−制御プログラムが格納され
るユーザプログラムメモリ６と、上記入出力装置２にお
ける外部入出力信号と対応した入出力データのバッファ
メモリとなる入出カメモリ７と、コントローラ本体１か
ら入出力装置２に出力データを与えるとともに、入出力
装置２からの入力データをコントローラ本体１に取込む
ためのインターフェイスとなる入出力ボート８を備えて
いる。

周知のように、この種のプログラマブル・コントローラ
におけるユーザプログラムの実行動作は、基本的に、ユ
ーザプログラムメモリ６からユーザ命令を順次読出し、
各ユーザ命令に従って入出カメモリ７に格納されている
入出力データ間の演算処理をし、かつその演算結果によ
って入出カメモリ７中の出力データを更新することであ
り、またユーザプログラムの実行と同期して入出力装置
２からの入力データを入出カメモリ７の所定エリアに書
込む入力更新動−作と、入出カメモリ７の所定エリアの
出力データを入出力装置２に転送する出力更新動作が行
なわれ、これにより入出力装置２に与えられる入力デー
タと入出力装置２から出力する出力データとの関係にお
い−Ｃ、ユーザプログラムにて指定されたシーケンス状
態が作り出される訳である。この発明に係る入出力デー
タの伝送は、上記入力更新動作および出力更新動作を行
なうために、コント０−ラ本体１と入出力装置２との間
で行なわれる入出力データの伝送である。

コントローラ本体１はデータ伝送のための端子として、
直列データ入出力端子ＳＤＴとクロック信号出力端子Ｃ
ＫＴとを備えている。直列データ入出力端子ＳＤＴに印
加される信号はレシーバ９を介して入力ポートＰ１に印
加される。出力ポートＰ２からの信号はドライバ１０を
介して直列データ入出力端子ＳＤＴに出力される。この
ドライバ１０は出力ポートＰ３からの信号によって禁止
される。り０ツク信号出力端子ＣＫＴには出力ポートＰ
４から出力されるり［１ツク信号がドライバ１１を介し
て出力される。

入出力装置２はデータ伝送を行なうための端子として、
左直列データ入出力端子ＳＤＬと右直列データ入出りン
端子ＳＦ’）Ｒ，クロック信号入力端子ＣＫＬを有して
いる。３台の入出力装置ｆ２は、互いの右直列データ入
出力端子ＳＤＲと左直列データ入出力端子Ｓ　Ｑ　Ｌが
直列データｌ１１１２で接続され、互いのクロック信号
入力端子ＣＫＩ−がクロック信号線１３で接続され、こ
の画伝送線１２．１３によって３台が直列的に接続され
ている。また左端の入出力装置２の左直列データ入出力
端子ＳＱＬはコントローラ本体１の直列データ入出力端
子ＳＤＴと直列データ線１２でもって接続され、またそ
のクロック信号入力端子ＣＫＬはコントローラ本体１の
りＯツク信号出力端子ＣＫＴとクロック信号線１３でも
って接続されている。すなわち、３台の入出力装置１２
はコントローラ本体１と直列データ線１゛２を介して直
列に接続されており、クロック信号線１３には並列に接
続されている。

また、右端の入出力装＠２の右直列データ入出力端子Ｓ
ＤＲは開放され、この開放されている右直列データ入出
力端子ＳｏＲに更に直列に他の入出力装置２を接続する
ことができる。

第２図は１台の入出力装置２の詳細な回路図を示してい
る。同図に示すように、この入出力装置２は、４ピツト
の一方向シフトレジスタ１４と、このシフトレジスタ１
４の並列出力端０１〜Ｑ４に接続されたラッチ回路１５
と、このラッチ回路１５の出力を外部比り信号０ＵＴＩ
〜０ＵＴ４として並列に出力するドライバ１６と、外部
人力信＠ＩＮ１〜ＩＮ４を並列に受けて上記シフトレジ
スタ１４の並列入力端Ｄ１〜Ｄ４に印加するレシーバ１
７と、左直列データ入出力端子ＳＤＬに印加される信号
を受けるレシーバ１９と、左直列データ入出力端子ＳＱ
Ｌに信号を送出するゲート付きドライバ２０と、右直列
データ入出力端子ＳＤＲに印加される信号を受けるレシ
ーバ２１と、右直列データ入出力端子ＳＤＲに信号を送
出するゲート付きドライバ２２と、クロック信号入力端
子ＣＫＬに印加される信号を受けるレシーバ２３と、上
記シフトレジスタ１４゛の直列入力端Ｓｔおよび直列出
力端Ｑ４に対する左直列データ入出力端子ＳＤＬと右直
列データ入出力端子ＳＤＲの接続関係を反転させる切換
回路（土配ゲート付きドライバ２０．２２および論理ゲ
ートＧ１．Ｇ２．Ｇ３によって構成される）と、クロッ
ク信号入力端子ＣＫＬに印加される信号のレベルが一定
時間以上固定されたのを検出し、上記ラッチ回路１５の
ラッチ信号、上記シフトレジスタ１４の並列入力読込み
信号および切換回路の反転信号を作る制御回路１Ｂとを
備える。

クロック信号入力端子ＣＫＬに印加される信号はレシー
バ２３を介して受信され、シフトレジスタ１４のシフト
クロック信号ＧＫとして入力されるとともに、制御回路
１８に入力される。

Ｉｌｌ　’Ｉ１１回路１８は、コントローラ本体１から
クロック信号線１３に出力されるクロック信号の周期を
Ｔｏとすると、そのりＯツク信号が休止されて信号線１
３の信号レベルがＨレベルまたはＬレベルに固定され、
上記クロック周期ＴＯより充分大きな一定時１０以上連
続したことを検出するものである。この検出は、ＦＯＲ
回路２５とタイマ回路２６とフリツプフロツプ２７とに
よって行なわれる。フリップ７０ツブ２７は電源投入時
にバリーオンリセット回路５０によって初期リセットさ
れる。フリップ７０ツブ２７の出力Ｑとレシーバ２３の
出力信号ａ　（クロック線１３の信号）とがＦＯＲ回路
２５に入力され、その出力信号わがタイマ回路２６に入
力され、その出力信号Ｃによって７リツプフロツプ２７
が反転制御されるようになっている。

タイマ回路２６はその入力信号すがＬレベルになり、上
述した一定時聞Ｔ１だけ連続してＬレベルになったとき
に出力信号Ｃを出力し、フリップ７０ツブ２７を反転さ
せる。従ってこのタイマ回路２６は、フリップ７０ツブ
２７がセットされてＱ−Ｈとなっているときは、クロッ
ク信号線１３の信＠ａがＴ１時間以土日レベルになった
のを検出するように作用し、またフリップフロップ２７
がリセットされてＱ−Ｌとなった場合は、クロック信号
線１３の信号ａが時開Ｔ１以上Ｌレベルに固定されたの
を検出するように作用する。

７１．ッ、７ｏ、ア、□Ｊ出力、よ上、切換回路の制御
信号となる。つまり、フリップ７０ツブ２７がリセット
されていて、Ｑ−Ｌ、Ｑ−Ｈの場合、ドライバ２０と論
理ゲートＧ２が禁止されるとともに、ドライバ２２と論
理ゲートＧ１が能動となり、この状態にては、左直列デ
ータ入出力端子５Ｄ１−に印加される信号がシフトレジ
スタ１４の１列入力端８１に入力されるとともに、シフ
トレジスタ１４の直列出力端Ｑ４がらの信号が右貞列デ
ータ入出力端子ＳＤＲに導出される。反対に７リツプフ
ロツプ２７がセットされ、Ｑ−Ｈ，Ｑ−Ｌとなった場合
、右直列データ入出力端子ＳＤＲに印加される信号がシ
フトレジスタ１４の直列入力端８１に入力され、シフト
レジスタ１４の直列出力端Ｑ４からの信号が左直列デー
タ入出力端子ＳＱＬに導出される。

また、フリップ７０ツブ２７のＱ出力がＨレベルに立上
ったのが立上り検出用の微分回路２８で検出され、この
微分回路２８の出力パルスが上記ラッチ回路１５のラッ
チ信号Ｔとして印加される。

フリップ７０ツブ２７のＱ出力は遅延回路２９で僅かに
遅延され、その遅延出力は立上り検出用の微分回路３０
に入力され、この微分回路３ｏがらの出力パルスが上記
シフトレジスタ１４の並列人力読込信＠ＬＳＤとして印
加される。

更に、レシーバ２３の出力信号ａは立上りおよび立上り
検出用の微分回路５１に入力され、信号ａの麦化点で微
小パルスが作られる。この微分回路５１から出力される
パルスはタイマ回路５２のトリガ信号となる。このタイ
マ回路５２は、コントローラ本体１の故障によってクロ
ック信号線１３の信号が長時間一定レベルに固定された
のを検出するためのもので、上記タイマ回路２６の設定
時間Ｔ１より充分長い一定時間Ｔ３以上信号ａが固定さ
れたとき、このタイマ回路５２から出力信号が生じる。

このタイマ回路５２の出力信号は上記パワーオンリセッ
ト回路５０の出力信号とともにオアゲート５３に入力さ
れ、オアゲート５３の出力が７リツプ７０ツブ２７のリ
セット信号となるとともに、ラッチ回路１５のリセット
信号となる。これら微分回路５１．タイマ回路５２によ
ってコントローラ本体１の巽常を検出して制御回路１８
およびラッチ回路１５を初期状態に戻すリセット回路が
構成されている。

次にコントローラ本体１側の入出力データの伝送動作に
ついて説明する。コントローラ本体１は、入出力ボート
８のボートＰ４からドライバ１１を介してクロック信号
線１３に所定数のりＯツク信号を送出して上記シフトレ
ジスタ１４をシフトすると同時に、これに同期してボー
トＰ２からドライバ１０を介して直列データ１ｉ１２に
出力データを順次直列に出力することにより、これら出
力データを上記シフトレジスタ１４にセットし、その後
クロック信号線１３のレベルを一定峙閤Ｔ１以上固定す
ることにより上記シフトレジスタ１４にセットされた上
記出力データを上記ラッチ回路１５にラッチさせるとと
もに、上記レシーバ１７からの入力データを上記シフト
レジスタ１４に読込ませ、また上記切換回路を反転させ
、その後りＯツク信号４１１１３に所定数のクロック信
号を送出してシフトレジスタ１４を再びシフトさせ、シ
フトレジスタ１４にセットされた入力データを直列デー
タ線１２．レシーバ９を介して入出力ポート８のボート
Ｐ１から順次コントローラ本体１に取込むように動作す
る。この動作はＣＰＵ３がシステムプログラムメモリ４
に格納された入出力データ転送ルーチンを実行すること
によって行なわれる。

第３図はその入出力データ伝送ルーチンの概要を示すフ
ローチャートである。このフローチャートに従ってデー
タ伝送動作を詳細に説明すると、最初のステップ３０１
で出力ポートＰ４をＬレベルにする。次のステップ３０
２では１番最後の出力データ０ＵＴ１２のアドレスを設
定する。次のステップ３０３では設定されたアドレスの
出力データ０ＵＴ１２を出力ポートＰ２から出力する。

なお、このとき出力ポートＰ３からの信号によってドラ
イバ１０を働かすのは勿論である。

次のステップ３０４では出力ポートＰ４の信号をＨレベ
ルにする。次のステップ３０５ではり０ツク信号の周期
１−０より多少短い１時間だけカウントする。１時間経
過後のステップ３０６では出力ポートＰ４の信号をＬレ
ベルにする。次のステップ３０７では出力データ０ＵＴ
Ｉまでの伝送を終了したか否かを判断する。伝送を終了
していない場合はステップ３０８に進み、出力データの
アドレスを１だけ減稗し、出力データ０ＬＩＴ１１のア
ドレスを設定する。そして、先のステップ３０３に戻る
。

以上のステップ３０３→３０４→３０５→３０６→３０
７→３０８が出力データ０ＵＴ１２〜０ＵＴ１について
繰り返されることにより、各出力データがクロック信号
に同期してコントローラ本体１から出力される。

上述の出力データ伝送動作が終了するとステップ３０７
からステップ３０９に進み、出力ポートＰ４の信号をＨ
°レベルにする。次のステップ３１０では上記制御回路
１８を働かすのに必要なＴ１時間をカウントする。これ
によってりＯツク信号線１３の信号レベルがＴ１時間以
以上−ベルに固定されることとなり□、制御回路１８が
動作し、シフトレジスタ１４にセットされた出力データ
がラッチ回路１５にラッチされてドライバ１６を介して
出力されるとともに、レシーバ１７からの入力データが
シフトレジスタ１４に読込まれ、また上聞切換回路の接
続関係が反転される。

ボントローラ本体１側では次のステップ３１１で１番目
の入力データＩＮＩのアドレスを設定する。次のステッ
プ３１２では上記遅延回路２９の遅延時間Ｔ２だけ待機
する。また出力ポートＰ３からの信号によりドライバ１
０を禁止する。次のステップ３１３では入力ポートＰ１
に印加される入力データを読込み、設定されたアドレス
に格納する。次のステップ３１４では出力ポートＰ４の
信号を１−レベルにする。次のステップ３１５では上記
時間Ｔをカウントする。次のステップ３１６では出力ポ
ートＰ４の信号をＨレベルにる。次のステップ３１７で
は入力データｌＮｌ２までのデータ取込みが終了したか
否かを判断する。終了していない場合はステップ３１８
に進み、入力データのアドレスを歩進し、２番目の入力
信号ＩＮ２のアドレスを設定する。ぞの後先のステップ
３１３に戻る。なお、第２図に示すようにシフトレジス
タ１４の並列入力端Ｄ１〜Ｄ４と入力端子ＩＮ１〜ＩＮ
４の番号の対応は逆になっている。

以上のステップ３１３→３１４→３１５→３１６→３１
７→３１８が入力データＩＮ１〜ｌＮｌ２分だけ繰り返
されることにより、シフトレジスタ１４にセットされた
各入力信号が順番に入力ポートＰ１に取込まれ、入出カ
メモリ７の所定エリアに順次書込まれる。この入力デー
タの取込み動作が終了すると、ステップ３１７からステ
ップ３１９に進み、出力ポートＰ４の信号を）」レベル
にする。次のステップ３２０で制御回路１８を動作させ
るのに必要な時間Ｔ１をカウントする。これにより制御
回路１８および上記切換回路は初期状態に後帰する。以
トの動作をユーザプログラムの実行行動と並行して行な
うものである。

ところで、り０ツク信号線１３が断線したりあるいはコ
ントローラ本体１のクロック信号送出系が故障して入出
力装置のりＯツク信号入力端子ＣＫＬに印加される信号
が長時間（前記時間１３以上）一定レベルに固定された
ままになると、そｐ異常が先に説明した微分回路５１お
よびタイマ回路５２からなるリセット回路によって検出
され。

その検出信号によってラッチ回路１５がリセットされ、
出力信号０ＵＴＩ〜０ＵＴ４が全てＬレベルになるとと
もに、制御回路１８のフリップフロップ２７がリセット
されて初期状態に戻される。

以１詳細に説明したように、この発明に係るプログラマ
ブル・コントローラの入出力装置によれば、コントロー
ラ本体と必要数の入出力装置とを直列データ線とクロッ
ク信号線の２系統の信号線で結ぶだけで、入力データの
取込みおよび出力データの送出という双方向の信号伝送
が行なえ、伝送線の布設が非常に簡単でかつ安価となる
。また入出力装置には、アドレスを判定する回路を設け
る必要がなく、面倒な伝送制御手順を取り扱う制御回路
も必要なく、単にクロック信号が休止されてクロック信
号線レベルが一定以上固定されたのを検出するためのタ
イマ回路やフリップフロップ等からなる極（簡単な制御
回路を設けるだけで良く、入出力装置における伝送制御
部分の構成は極めて簡単となり、これを安価に製作する
ことができる。特にこの発明の装置では、コントローラ
本体のクロック信号送出系の故障やクロック信号線の断
線等の異常が生じた場合に、外部出力信号を与えるラッ
チ回路が初期状態にリセットされるとともに１ｌＪ−回
路が初期状態にリセットされるので、制御対象機器を混
乱に陥れることがなく、安全であるとともに、異常の復
旧もし易いものとなる。

【図面の簡単な説明】 第１図はこの発明を適用したプログラマブル・コントロ
ーラ・システムの概略構成を示すブロック図、第２図は
入出力装置の具体的構成を示すブロック図、第３図はコ
ントローラ本体側が実行する入出力デーラダ伝送ルーチ
ンの概要を示すフローチャートである。 １・・・・・・コントローラ本体 ２・・・・・・入出力装置 １２・・・・・・直列データ線 １３・・・・・・クロック信号線 １４・・・・・・シフトレジスタ １５・・・・・・ラッチ回路 １６・・・・・・ドライバ １７・・・・・・レシーバ １８・・・・・・制御回路 ５１・・・・・・微分回路 ５２・・・・・・タイマ回路 ５０１−・・・・・・左直列データ入出り端子ＳＤＲ・
・・・・・右直列データ入出力端子ＣＫＬ・・・・・・
クロック信号入力端子Ｓ１・・・・・・・・・直列入力
端 Ｑ４・・・・・・・・・直列出力端 ０１〜Ｑ４；”・・並列データ出力端 Ｄ１〜Ｄ４・・・：・・並列データ入力端１Ｆ）・・・
・・・並列データ読込信号特許出願人 立石電機株式会社

Claims (1)

【特許請求の範囲】
1. （１）２つの直列データ入力端子ＡおよびＢと、りＯツ
   ク信号入力端子と、このり０ツク信号入力端子に印加さ
   れるクロック信号によってシフトされるシフトレジスタ
   と、このシフトレジスタの並列出力端に接続されたラッ
   チ回路と、このラッチ回路の出力を外部用り信号として
   並列に導出するドライバと、外部入力信号を並列に受け
   て上記シフトレジスタの並列入力端に印加するレシーバ
   と、上記入力端子Ａに印加される信号を上記シフトレジ
   スタの直列入力とし該シフトレジスタの直列出力を上記
   入出力端子Ｂに導出する状態か、あるいは上記入出り端
   子Ｂに印加される信号を上記シフトレジスタの直列入力
   とし該シフトレジスタの直列出力を上記入出力端子△に
   導出する状態に切換える切換回路と、上記クロック信号
   入力端子に印加される信号のレベルが一定時間Ｔ１以上
   固定されたのを検出し、上記ラッチ回路のラッチ信号。 上記シフトレジスタの並列人力読込信号および上記切換
   回路の反転信号を作る制御回路と、上記クロック信号入
   力端子に印加される信号のレベルが上記時間Ｔ１より充
   分長い一定時間以上固定されたのを検出し、上記ラッチ
   回路および上記制御回路を初期状態に戻すリセット回路
   とを備えるプログラマブル・コントローラの入出力装置
   。