JPS6113305A

JPS6113305A - 産業制御装置用入出力装置

Info

Publication number: JPS6113305A
Application number: JP60137658A
Authority: JP
Inventors: ロバート　シー．ウエツプラー
Original assignee: Allen Bradley Co LLC
Current assignee: Allen Bradley Co LLC
Priority date: 1984-06-25
Filing date: 1985-06-24
Publication date: 1986-01-21
Also published as: EP0166402B1; CA1228168A; US4630233A; EP0166402A3; DE3584795D1; EP0166402A2; JPH0252281B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は数値制御機、プログラマブル制御器及び工場環
境のさまざまな感知装置や作動装置に接続されるプロセ
ス制御器等の産業上の制御装置に関する。

〔従来の技術〕

米国特許第４，０３８，５３３号及び第４２２８．４９
５号に開示された数値制御機や米国特許第４．２６６，２８１号及び第３．９８２．３　！Ｉ　
０号に開示されたプログラマゾル制御器では、プロセッ
サはセンサから入力データを入力して計算を行い作動装
置へデータを出力するように作動する。ある種の入出力
（Ｉ／Ｏ　）データはプロセッサが直接演算することが
できるが、実際にはプロセッサのメモリに生成されるＩ
／Ｏイメージテーブルに含まれるＩ／Ｏデータを演算す
るのが普通である。このような装置では、Ｉゐ走査を周
期的に行って入力イメージテーブルの状態を機械に接続
された感知装置の現在の状態で更新し、出力イメージテ
ーブルを機械に接続された対応する作動装置に書込む。

周期的１／Ｏ走査を行うのに現在使用されているさまざ
まな方法がある。米国特許第４．０３８，５３５号では
、数値制御プロセッサに他の機能な周期的に中断させて
１０走査自体を行っている。米国特許第４．２２８．４
９５号では主プロセツサに接続された独立“プログラマ
ゾルインターフェイス”プロセッサが周期的ＶＯ走査な
含めた込〈っかのＩ／Ｏ機能を実施している。最後に、
米国特許第３．９４２．１５８号では独立入出力”走査
器”回路が設けられて、主プロセツサからＩ１０イメー
ジテーブルへのアクセスタイムを周期的に７スチール”
することにより連続ベースでＩ／Ｏ走査を行っている。

またＩ４インターフェイス回路に使用されるさまざまな
アーキテクチュアがある。最も一般的な構造では米国特
許第５．９９２．６８４号、第４．１５１．５８０号及
び第４．１５２．７５０号に開示されているよりなＩ／
Ｏラックに載置された１組のＩ／Ｏモジニールを使用し
ている。また米国特許第４ｊ２９４．９２４号及び第４
．２６３．６４７号に開示されているようにＩ／Ｏラッ
クはプロセッサを収納することもでき、あるいは米国特
許第３，９９７．８７９号、′第３，９８２，２５０号及
び第４，２５８．５６３号に開示されているようにＩ４
ラックをプロセッサから物理的に離すことができる。Ｖ
ｏモジュールをプロセッサと同じラックに配置する場合
、通常Ｉ／Ｏデータを並列に運ぶバックプレーンバス構
造を共有する。−ガニ１０２ツクがプロセッサから物理
的に離されている場合に（−通常Ｉ／Ｏデータを直列に
運んで電気的相互接続のコストを低減する。このような
直列通信には通常複雑なプロトコルが含まれているため
、Ｉ／Ｏデータリンクの効率が低下してコストが高くな
る。

本発明の目的は産業プロセッサ用の効率的なＩ／Ｏデー
タ転送装置を提供することである。

本発明により産業上の制御装置用入出力装置が提供され
、それは入力イメージテ１−ゾル及び出力イメージテー
ブルを記憶するメモリ装置を有し且つ出力イメージテー
ブルから第１の直列データリンクへデータを送信する直
列出力ポート及び第２の直列データリンクから入力デー
タを受信してそれを入力イメージテーブルに記憶する直
列入力ポートを有する制御プロセッサと、各々が直列入
力ポートと直列出力ポートを有し直列接続され且つ最初
の１７０モジユールの入力ポートが第１の直列データリ
ンクに接続され最後のＩ／Ｏモジュールの直列出力ポー
トが第２の直列データリンクに接続されて直列Ｉ／Ｏリ
ングを形成する複数個のエイモジュールとを具備し、各
工４モジュールは（ａ）Ｉ／Ｏモジュールの直列入力ポ
ートに受信した出力データを１組の出力端子に加える出
力ラッチと、（ｂ）１組のＩ／Ｏモジュール入力端子に
受信した入力データをＩ／Ｏモジュールの直列出方ポー
トに加える入力ラッチと、（Ｃ）　　入力ラッチからの
入力データなＩ／Ｏモジュールの直列出力ポートへ送り
、Ｉ４モジュールの直列入力ポートに受信した出力デー
タな工４モジュールの直列出力ポートへ送り、Ｉ／Ｏモ
ジュールの直列入力ポートに受信した出方データを出力
う・ツテに送る制御装置とを含んでいる。

本発明によりプロセッサと独立Ｉ７．モジュール間で効
率的にコスト効果の高いＩ／Ｏデータの結合を行う産業
用プロセッサのｌ４構造が提供される。

本発明に従って、％走査を迅速に実行°することができ
る。これは一部最小ゾロトコルオーバヘッドにより行わ
れ、また一部リング構成を使用して行われる。プロセッ
サの直列出方ポートを介して直列Ｉ／Ｏリングに出力デ
ータが送られると、実質的に同時に直列１Ａリングから
入力データが受信される。この同時１／′Ｏ走査は従来
技術よりも遥かに迅速であり、１局データの独立した出
方走査と入力走査が行われる。

〔実施例〕

特に第１図及び第２図を参照して、プロセッサ１は一般
的に符号３に示す通信リングに接続される直列出力ポー
ト２を有している。通信リングはプロセッサの直列出力
ポート２に直列接続され且つプ・セッサ１の直列入力ポ
ート１に接続さｉた６個のＩ／Ｏモジュール４．５及び
６からなっている。後記するように、データは出方ポー
ト２に直列に出力され、工４モジュール４．５及び６を
通って直列入力ポードアのシフトされる。

各１４モジユール４，５及び６は１組の出力端子８を含
み、ランプ、モータドライブ、ソレノイド及びアラーム
等の作動装置へ接続することができる。各Ｉ／Ｏモジユ
ール４，５及び６はまた１組の入力端子９を含み、手動
スイッチ、圧力センサ、光センサ、近接スイッチ及びリ
ミットスイッチ等の感知装置に接続することができる。

リング３の素子を一緒に接続する通信リンク１０は撚線
対、同軸ケーブル、光ファイバもしくは産業環境での使
用に適した他の直列通信リンクメディアとすることがで
きる。各リンクセグメント１０端のドライバ及び受信機
は選定通信メディアに適するように選定されている。各
リンクセグメント１０の長さは特定応用に応じて変動す
る。例えば、Ｉ／Ｏモジュール４．５及び６はプロセッ
サ１から独立したキャビネット内に配置することができ
、この場合、リンク１０゛ａ及び１０（ｌは相対的に長
くリンク１０１）及び１０Ｃは非常に短い。後記するよ
うに、本発明はリング３に使用できるＩ／Ｏモジュール
数や各モジュールに常駐する”１０点数やリング３に使
用できる通信メディアの選定を制約するものではないこ
とは明白である。

特に第２図を参照して、通信リング３はプロセッサ１が
Ｉ／Ｏ走査を行ってその出力イメージテーブル１１から
データを出力しその入力イメージテーブル１２にデータ
を入力する時に作動する。

工／○走査は出力イメージテーブル１１の内容をリング
３上に順次シフトして行われる。同時に各Ｉ／Ｏモジュ
ール４，５及び６からの入力データがリング３上へ挿入
され入力イメージテーブル１２内へシフトされる。この
ようにして、全出力データが出力イメージテーブル１８
からシフトされていると、直列入力ポードアを介して戻
された入力データにより入力イメージテーブル１２も更
新されている。

このＩ１０走査の本質を第５Ａ図〜第５Ｄ図に示す。第
５Ａ図に示すように、Ｉ／Ｏ走査の最初のステップはプ
ロセッサ１が両イメージテーブル１１及び１２の最終エ
ンドＩＪ−にポインタを設定することである。Ｉ／Ｏモ
ジュール６の出力データはＩ／Ｏモジユール４に送信さ
れめ走査は第５Ｂ図に示す状態に進む。モジュール４に
加わる入力データはこの出力データを受信する時にラッ
チされる。

Ｉ／Ｏモジュール４により予めラッチされている入力デ
ータがＩ／Ｏリング３の周りにシフトされ、最終Ｉ／Ｏ
モジュール６０入力データが入力イメージテーブル１２
の最終エントリに入力される。次に出力イメージテーブ
ル１１のポインタがＶＯモジュール５のエントリへ進み
、プロセッサ１によりテーブル１１からＩ／Ｏモジュー
ル５の出力データが出力される。

第５Ｃ図に示すように、次にＩ／Ｏ走査は次のステップ
へ進みそこでイメージテーブルポインタは次のテーブル
エントリへ進められＩ／Ｏリング３上のデータは前方ヘ
シフトされる。プロセッサ１に工りＩ１０モジュ゛−ル
５の入力データが受信され入力イメージテーブル１２へ
書込まれる。次にＩ１０モジュール４の最終出力データ
がＩ／Ｏりフグ３上へ送信され、Ｉ／Ｏ走査は第５Ｄ図
に示す状態へ進む。再び、データはｘ１０リング３の周
りにシフトされ、Ｉ／Ｏモジュール４０入力データがプ
ロセッサ１に受信されて入力イメージテーブル１２へ書
込まれる。次にプロセッサ１は６チエツク指令”をＩ／
Ｏリング３上へ送信し、各Ｉ／Ｏモジュール４〜６によ
りリング３０周りに通される。各Ｉ／Ｏモジユール４〜
６はこの指令を受信すると、走査中に受信した出力デー
タの完全性なチェックする。

チェック指令は問題を検出した時にエラー表示をプロセ
ッサ１に戻す。次にプロセッサ１は６更新指令”をｖｏ
リング３上に送信する。各Ｉ／Ｏモジュール４〜６はこ
の指令を受信すると、走査中に受信した出力データの完
全性を再チェックする。

このデータは良好であれば、ラッチされてＩ４モジュー
ルの端子８へ出力される。Ｉ／Ｏリング３から更新指令
が返送されると、Ｉ／Ｏ走査が完了して別のＩ／Ｏ走査
を開始できることをプロセッサ１に知らせる。

特に第４図を参照して、プロセッサ１はアドレスバス２
１及びデータバス２２を駆動する８ビツトマイクロプロ
セッサ２００周りに構成されたマイクロプロセッサペー
スシステムである。マイクロプロセッサ２０は読取専用
メモ’）　（ＲＯＭ）　２３から読取られた機械語プロ
グラム命令に応答して作動し、且つランダムアクセスメ
モリ（ＲＡＭ）　２４内に記憶されたデータを演算する
。実施例において、マイクロプロセッサ２０は米国特許
第４．２２８．４９５号に開示されているような数値制
御システムでプログラマブルインターフェイス機能を実
施する。

Ｉ／Ｏループ３は送受信機２５を介してマイクロプロセ
ッサ２０にエリ作動される。送受信機２５は適切な直列
出力回路２７を介してプロセッサ出力ポート２を駆動す
る直列出力線２６を有している。同様に、プロセッサ入
力ポート１は直列入力回路２９により直列入力線２８に
接続されている。

もちろん”１０ループ３に接続するように選定された特
定回路は選定通信メディアに依存する。

プロセッサ１ＦＥＪの送受信機２５及び他の素子はマイ
クロプロセッサ２０によりアドレスされてイネ−ゾルす
ることができる。バス２１上に生じるアドレスはアドレ
スされるシステム素子にチツゾイネーブル信号を与える
アドレスデコーダ３ｏに加えられる。このようにして送
受信機２５は制御線３１によりイネーブルされ、データ
バス２２を介してデータな書込みもしくは読取ることが
できる。マイクロプロセッサ２０により駆動される読取
／書込線３２が読取もしくは書込動作が実施されるかど
うかを決定し、アドレスバス２１からのアドレスコード
が送受信機２５内のデータのソースもしくは行先を選定
する。例えば、キャラクタが入力ポードアから受信され
ているかまたキャラクタな受信し直列出力ポート２な介
して送信するのに送信バッファを利用できるかを示す状
態バイトを送受信機２５から読取ることができろ。さら
に、Ｉ／Ｏリング３から受信したキャラクタを送受信機
２５から読取ることができ、キャラクダをその送信バッ
ファに書込んでＩ／Ｏリング３へ送信することができる
。

入力イメージテーブル１２及び出力イメージテーブル１
１はプログラマデルインターフェイス機能な実施するの
に必要な（図示せぬ）他のデータ構造と共にＲＡＭ　２
４に記憶される。さらに符号３３に示すＩ／Ｏ走査プロ
グラムがＲＯＭ　ｌ　３に記憶される。後記するように
、マイクロプロセッサ２０は周期的にＩ／Ｏ走査プログ
ラム３３を実行してＩ１０イメージテーブル１１及び１
２のデータを１局リング３に接続された感知装置及び作
動装置に接続する。

特に第５図を参照して、Ｉ／Ｏ走査プログラムはＩ／Ｏ
イメージテーブル１１及び１２を更新するたびに符号３
５に入力される。次に処理ブロック３７に示すように、
Ｉ／Ｏモジュール６の出力が出力イメージテーブル１１
から読取られ、第７Ａ図に示すフォーマットの２つの出
力パケットが形成される。更新指令がエフ４リング３を
通って送受信機２５に返送されると、判断ブロック３９
で更新指令の−ｏＫｊ＋フラグがチェックされる。Ｉ／
Ｏリング３に問題がある場合には、このフラグが設定さ
れ、システムは分岐して処理ブロック４０でエラーを処
理する〇処理ブロック４１に示すように、１局リング３が適切に
作動しておれば、Ｉ／Ｏモジュール６の出力データが出
力され、判断ブロック４２で入力データの受信を待つル
ープに入る。入力データは第７Ａ図に示すフォーマット
の２つの人力パケットの形式で受信される。処理ブロッ
ク４３に示すように、この入力データはＩ／Ｏモジュー
ル６の位置で入力イメージテーブル１２に書込まれる。

次に処理ゾロツク４４に示すように、工／。モジュール
５の出力データが出力、イメージテーブル１１から読取
られてＩ／Ｏリング３へ送信される。

この処理を繰返し、処理ブロック４５でＩ／Ｏモジユー
ル５の入力データを受信し処理ブロック４６でＩ／。モ
ジュール４の出力データが送信される。ＶＯモジュール
４からの入力データを受信して処理ブロック４Ｔで入力
イメージテーブル１２に書込むと、チェック指令が形成
されて処理ブロック４８で送信される。この指令のフォ
ーマットを第７ＢＩＷに示し、これがＩ／Ｏリング３を
通って送受信機２５に返送されると、その中のＯＫ”ビ
ットが判断ブロック４９でチェックされる。エラーが示
されると、システムはエラープロセッサ４０へ分岐する
。そうでない場合には、プロセッサ１は処理ブロック５
０で示す１組の命令を実行し、更新指令を形成してＩ／
Ｏリング３へ送信する。

この指令のフォーマットを第７Ｂ図に示す。次にＩ／Ｏ
走査プログ２ムはエグジットされる。

Ｉ／Ｏモジュール４，５及び６はさまざまな市販の集積
回路を使用して構成することができるが、実施例ではカ
スタム集積回路を使用して１ステートマシン”を構成し
た。各Ｉ／Ｏモジュール４〜６０回路図を第３図に示し
、ここで直列入力回路６０及び直列出力回路６１は選定
した特定直列通信リンク１０と整合するように選定され
ている。

例えば、光フアイバリンク１０を使用する場合、直列入
力回路６０はヒユーレットパラカード社のモデルＨＰＢ
Ｒ−−２５０２等の光受信機の形状をとることができ、
直列出力回路６１はヒユーレットパラカード社のモデ＃
　ＨＦＢＲ−１５０２等の光送信機の形状をとることが
できる。

直列リンク１０上を送受信されるデータは１０ビツトパ
ケツトからなっている。特に第７Ａ図及び第７Ｂ図を参
照して、各パケットの第１ビツトは１スタート”ビット
であり最終ビットは６ストツプ”ビットである。各パケ
ットの第２ビツトはパケットがデータを格納しているか
指令情報を格納しているかを示す。第７Ａ図に示すよう
に、データパケットはるデータビットとパリティビット
を含み、第７Ｂ図に示すように指令パケットは６指令ビ
ツトとパリティビットを含んでいる。

特に第３図を参照して、Ｉ／Ｏモジュールの直列入力回
路６０１Ｃパケツトが受信されると、スタートビット検
出回路６２がイネーブルされ、タイミング及び制御回路
６３が線６４を介して受信シフトノジスタロ５ヘクロツ
ク信号を発生する。パケットの残りのビットが受信され
、クロック信号によりレジスタ６５ヘシフトされる。次
に指令パケットであれば、タイミング及び制御回路６３
が指令デコーダ６６をイネーブルし、レジスタ６５から
バス６７を介してデコーダ６６へ指令データが接続され
る。後記するように、指令パケットは実施すべきいくつ
かの異なる機能を示し、バス６８を介してタイミング及
び制御回路６３に特定機能を知らせる。

指令データはまたバス６Ｔを介して出力マルチプレクサ
７０へも接続され、そこで送信シフトレジスタ７１の入
力へ加えられる。タイミング及び制御回路６３から受信
されるクロックパルスに応答して、指令パケットはレジ
スタＴ１から直列出力回路６１ヘシフトされる。このよ
うにして、直列入力回路６０に受信される指令パケット
は直列出力回路６１へ接続されてＩ１０リング３の周り
に送信される。

再び＠３図を参照して、データパケットが受信されてレ
ジスタ６５にシフトされてｂる場合、エイモジュール回
路の動−作は異っている。第一に、入力ラッチ７２も・
しくは７３の一方の内容あるいはＡラッチ７４の内容が
出力マルチプレクサ７０を介して送信シフトレジスタ７
１へ加えられる。このようにして、データパケットを受
信すると、直列出力回路６１を介してもう一つのデータ
パケットが送信される。データパケットが全て受信され
且つそのパリティがチェックされると、Ｂラッチ１５の
同容がＡ２ツチ７４ＶＣ加えられ、新しいデータパケッ
トがＢラッテ７５に格納される。

２ツテ７４及び７５は２つのデータパケット用バッファ
を提供する。Ｉ／Ｏリング３上の他の”／。

モジュールのデータパケットが受信されると、それはＢ
ラッチ７５に接続され、次にＡラッチ７４に接続され次
に直列出力回路６１を介して送出される。

同様に、Ｖｏモジュールの出方データが２つの連続デー
タパケットとして受信される。これら２つの出力データ
パケットはラッチ７４及び７５へ押込まれる。Ｂラッチ
７５の出方ビットはＡラッチ７４の出力ビットの補数で
ある。Ｉ／Ｏ走査シーケンスのこの時点で、更新指令パ
ケットが直列入力回路６０に受信され指令デコーダ６６
により復号される。これに応答して、タイミング及び制
御回路６３が比較器７６をイネーブルし、ＢラッチＴ５
の出力データがＡラッチ７４の出力データの正確な補数
であれば、線７７上にイネーブル信号を出力する。この
イネ−ゾル信号によりＡ−ｊッチ７４のデータが出力ラ
ンチＴ８へ加えられ導線７９を介して６つの出力回路な
駆動する。米国特許第３．７’　４５．５４６号に開示
されているような出力回路をこの目的に使用することが
できる。

入力データが線８０を介して入力ラッチ７２及び７３に
受信される。これらの線８０は米国特許第３，５４３，
１１５号及び第４，２７５，３０７号に開示され′１局
モジュールの入力端子９に接続された入力回路にｊより
駆動される。

第３図のＩ／ＯモジュールはＩ４走査シーケンス中に次
のように作動する。シフトレジスタ６５にデータパケッ
トが受信されると、入力ラッチ７２及び７３がクロック
され入力ラッチ７２の内容が送信シフトレジスタ７１に
加えられてＩ／Ｏリング３０周りに送信される。受信さ
れたデータパケットはＢラッチＴ５に加えられる。次の
データパケットが受信されると、入力２ツチ７３の内容
がエ１０す／グ３上へ送信され受信されたデータパケッ
トはへ２ツチ７４へその内容を押込んだ後にＢラッチ７
５へ格納される。その後のデータパケットが受信される
と、Ａラッチ７４の内容は送信シフトレジスタ７１へ加
えられ受信されたデータパケットがＢラッテ７５に格納
され、その内容をＡラッチＴ４へ押込む。

更新指令がシフトレジスタ６５に受信されるまでデータ
パケットはＩ／Ｏモジュールへ通される。

これが生じると、Ａラッチ７４及びＢラッチＴ５に記憶
されたデータが比較器回路７６により比較“される。こ
のデータが相補的であれば、゛Ａラッチ１４の内容が出
力ラッチ７８１Ｃ加えられ、更新指令が送信シフトレジ
スタ７１を介してリング上の次のＩ／Ｏモジュールに向
けられる。エラーが生じて出力データが相補的でない場
合には、出力データは出力ラッチ７８に加えられない。

替りに、更新指令の°“ＯＫ”ビットがクリアされ、Ｉ
／Ｏ　リング３０次のｖＯモジュールに送出される前に
エラーを表示する。またＤａミツリップフロップ８を介
して故障ランプ８１が点灯される。前記したように、更
新指令がプロセッサ１に返送されろと、ＯＫビットがチ
ェックされクリアされておれば適切なアクションがとら
れる。

前記したように、チェック指令は更新指令の直前にＩ／
Ｏリング３０周りに送出される。この指令を受信した時
、出力データとその補数の同様な比較が各Ｉ／Ｏモジュ
ール４〜６によって行われる。

いずれかのＩ／Ｏモジュール４〜６に問題が見つかると
、チェック指令のＯＫ”ビットがクリアされ、プロセッ
サ１は更新指令を送信しないことＫよりこのようなエラ
ーに応答することができる。このようにして、不完全な
出力データが検出されると、どの出力も更新されない。

【図面の簡単な説明】

第１図は本発明に従って一連の工／。モジュールに接続
されたゾ、ロセツサの絵画図、第２図は第１図のシステ
ムの工人データフローを示す略図、第５図は第１図のプ
ロセッサ及びＩｈモジュールの一部を形成する通信制御
器回路の電気的略図、第４図は第１図のプロセッサの電
気的略図、第５Ａ図〜第５Ｄ図は第１図のシステムのデ
ータフローを示すのに使用する略図、第５図は第１図の
プロセッサが実行するＩ／Ｏ走査プログラムのフローチ
ャート、第７Ａ図及び第７Ｂ図は第１図のシステムで使
用するデータパケット及び指令パケットの略図である。符号の説明１・・・・・プロセッサ２・・・・直列出力ポート３・・・−・・・通信リング４．５．６・・・Ｖｏモジュール７・・・・・・直列入力ポート８・・・・・・出力端子９・・・・入力端子１０・・・通信リンク１１・・・出力イメージテーブル１２・・・入力イメージテーブル２０・マイクロプロセッサ２３・・ＲＯＭ２４・・・ＲＡＭ２５・・・送受信機２７．６１・・・直列出力回路２９．６０・・直列入力回路３０・・・アドレス復号器６５・・・受信シフトレジスタ６６・・・指令復号器７０・・・出力マルチプレクサ１１・・・送信シフトレジスタ７２．７３　　・入力ラッチ７４・・・Ａラッチ７５・・・Ｂラッチ７６・・・比較器７８・・・出力ラッチ

Claims

【特許請求の範囲】

（１）入力イメージテーブルと出力イメージテーブルを
格納するメモリ装置を有し、且つ出力イメージテーブル
から第１の直列データリンクへデータを送信する直列出
力ポートと第２の直列データリンクから入力データを受
信して入力イメージテーブルに格納する直列入力ポート
を有する制御プロセッサと、各々が直列入力ポートと直列出力ポートを有し、直列接
続され、且つ第１のＩ／Ｏモジュールの入力ポートが第
１の直列データリンクに接続され最終Ｉ／Ｏモジュール
の直列出力ポートが第２の直列データリンクに接続され
て直列Ｉ／Ｏリングを形成する複数個のＩ／Ｏモジュー
ルを具備し、各Ｉ／Ｏモジュールは（ａ）Ｉ／Ｏモジュールの直列入力ポートに受信される
出力データを１組の出力端子へ加える出力ラッチと、（ｂ）１組のＩ／Ｏモジュール入力端子に受信される入
力データをＩ／Ｏモジュールの直列出力ポートに加える
入力ラッチと、（ｃ）入力ラッチからＩ／Ｏモジュールの直列出力ポー
トへ入力データを送り、Ｉ／Ｏモジュールの直列入力ポ
ートに受信される出力データをＩ／Ｏモジュールの直列
出力ポートへ送り、且つＩ／Ｏモジュールの直列入力ポ
ートに受信される出力データを出力ラッチへ送る制御装
置とを含む産業制御装置用入出力装置。
（２）特許請求の範囲第１項記載の入出力装置において
、前記制御プロセッサは出力イメージテーブルの内容を
直列出力ポートを介して順次第１の直列データリンクへ
送信し、第２の直列データリンクから直列入力ポートを
介して順次入力イメージテーブルの入力データを受信す
ることを含むＩ／Ｏ走査シーケンスを実施する装置を具
備する産業制御装置用入出力装置。
（３）特許請求の範囲第２項記載の入出力装置において
、各Ｉ／Ｏモジュール内の制御装置は指令の受信に応答
してＩ／Ｏモジュールシーケンスを同期させ、ここで指
令はＩ／Ｏモジュールの直列出力ポートに送られてＩ／
Ｏリングの周りに送信され、Ｉ／Ｏモジュールの入力デ
ータは後にその直列入力ポートに受信される時入力ラッ
チからＩ／Ｏモジュールの直列出力ポートへ送られ、こ
のような後に受信されるデータはＩ／Ｏモジュールの出
力データが受信されてＩ／Ｏモジュールの出力ラッチに
送られるまでＩ／Ｏモジュールの直列出力ポートへ送ら
れる産業制御装置用入出力装置。
（４）特許請求の範囲第５項記載の入出力装置において
、前記制御プロセッサはその直列出力ポートを介して第
１の直列データリンクへ更新指令を送信し、各Ｉ／Ｏモ
ジュールはこのような更新指令の受信に応答してＩ／Ｏ
モジュールが受信している出力データをラッチしてＩ／
Ｏモジュールの出力端子へ加え、更新指令をその直列出
力ポートに送つてＩ／Ｏリングの周りに送信する産業制
御装置用入出力装置。
（５）特許請求の範囲第４項記載の入出力装置において
、各モジュールの出力データは冗長出力データを含み且
つ各Ｉ／Ｏモジュールはその出力データを冗長出力デー
タと比較することにより出力データの完全性をチェック
する比較器装置を含む産業制御装置用入出力装置。
（６）特許請求の範囲第５項記載の入出力装置において
、前記各モジュールは比較器装置に接続され出力データ
にエラーが検出される時に更新指令を変える装置を含み
、前記制御プロセッサはＩ／Ｏリングの周りに送信され
た後の更新指令を受信し更新指令が変えられている場合
にエラーを示す装置を含む産業制御装置用入出力装置。
（７）特許請求の範囲第５項記載の入出力装置において
、前記各モジュールは比較器装置に接続され出力データ
にエラーが検出される場合に可視表示を出す装置を含む
産業制御装置用入出力装置。