JPH0252281B2 - - Google Patents

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JPH0252281B2
JPH0252281B2 JP60137658A JP13765885A JPH0252281B2 JP H0252281 B2 JPH0252281 B2 JP H0252281B2 JP 60137658 A JP60137658 A JP 60137658A JP 13765885 A JP13765885 A JP 13765885A JP H0252281 B2 JPH0252281 B2 JP H0252281B2
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Shii Uetsupuraa Robaato
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Allen Bradley Co LLC
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Publication of JPH0252281B2 publication Critical patent/JPH0252281B2/ja
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/42—Loop networks
    • H04L12/423—Loop networks with centralised control, e.g. polling
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
    • G05B19/054—Input/output
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/22—Handling requests for interconnection or transfer for access to input/output bus using successive scanning, e.g. polling

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  • Computer Networks & Wireless Communication (AREA)
  • Information Transfer Systems (AREA)
  • Control By Computers (AREA)
  • Programmable Controllers (AREA)
  • Multi Processors (AREA)
  • Small-Scale Networks (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は数値制御機、プログラマブル制御器及
び工場環境のさまざまな感知装置や作動装置に接
続されるプロセス制御器等の産業上の制御装置に
関する。
〔従来の技術〕
米国特許第4038533号及び第4228495号に開示さ
れた数値制御機や米国特許第4266281号及び第
3982330号に開示されたプログラマブル制御器で
は、プロセツサはセンサから入力データを入力し
て計算を行い作動装置へデータを出力するように
作動する。ある種の入出力（Ｉ／Ｏ）データはプ
ロセツサが直接演算することができるが、実際に
はプロセツサのメモリに生成されるＩ／Ｏイメー
ジテーブルに含まれるＩ／Ｏデータを演算するの
が普通である。このような装置では、Ｉ／Ｏ走査
を周期的に行つて入力イメージテーブルの状態を
機械に接続された感知装置の現在の状態で更新
し、出力イメージテーブルを機械に接続された対
応する作動装置に書込む。
周期的Ｉ／Ｏ走査を行うのに現在使用されてい
るさまざまな方法がある。米国特許第4038533号
では、数値制御プロセツサに他の機能を周期的に
中断させてＩ／Ｏ走査自体を行つている。米国特
許第4228495号では主プロセツサに接続された独
立“プログラマブルインターフエイス”プロセツ
サが周期的Ｉ／Ｏ走査を含めたいくつかのＩ／Ｏ
機能を実施している。最後に、米国特許第
3942158号では独立入出力“走査器”回路が設け
られて、主プロセツサからＩ／Ｏイメージテーブ
ルへのアクセスタイムを周期的に“スチール”す
ることにより連続ベースでＩ／Ｏ走査を行つてい
る。
またＩ／Ｏインターフエイス回路に使用される
さまざまなアーキテクチユアがある。最も一般的
な構造では米国特許第3992684号、第4151580号及
び第4152750号に開示されているようなＩ／Ｏラ
ツクに載置された１組のＩ／Ｏモジユールを使用
している。また米国特許第4294924号及び第
4263647号に開示されているようにＩ／Ｏラツク
はプロセツサを収納することもでき、あるいは米
国特許第3997879号、第3982230号及び第4258563
号に開示されているようにＩ／Ｏラツクをプロセ
ツサから物理的に離すことができる。Ｉ／Ｏモジ
ユールをプロセツサと同じラツクに配置する場
合、通常Ｉ／Ｏデータを並列に運ぶバツクプレー
ンバス構造を共有する。一方Ｉ／Ｏラツクがプロ
セツサから物理的に離されている場合には、通常
Ｉ／Ｏデータを直列に運んで電気的相互接続のコ
ストを低減する。このような直列通信には通常複
雑なプロトコルが含まれているため、Ｉ／Ｏデー
タリンクの効率が低下してコストが高くなる。
本発明の目的は産業プロセツサ用の効率的な
Ｉ／Ｏデータ転送装置を提供することである。
本発明により産業上の制御装置用入出力装置が
提供され、それは入力イメージテーブル及び出力
イメージテーブルを記憶するメモリ装置を有し且
つ指令データおよび出力イメージテーブルからの
出力データを第１の直列データリンクへ送信する
直列出力ポート及び第２の直列データリンクから
入力データを受信してそれを入力イメージテーブ
ルに記憶する直列入力ポートを有する制御プロセ
ツサと、各々が直列入力ポートと直列出力ポート
を有し直列接続され且つ最初のＩ／Ｏモジユール
の入力ポートが第１の直列データリンクに接続さ
れ最後のＩ／Ｏモジユールの直列出力ポートが第
２の直列データリンクに接続されて直列Ｉ／Ｏリ
ングを形成する複数個のＩ／Ｏモジユールとを具
備し、各Ｉ／Ｏモジユールは(a)Ｉ／Ｏモジユール
の直列入力ポートに受信した出力データを１組の
出力端子に加える出力ラツチと、(b)１組のＩ／Ｏ
モジユール入力端子に受信した入力データをＩ／
Ｏモジユールの直列出力ポートに加える入力ラツ
チと、(c)Ｉ／Ｏモジユールの直列入力ポートに受
信される出力データを記憶するとともに、同時に
入力ラツチからの入力データをＩ／Ｏモジユール
の直列出力ポートへ送り、または該記憶された出
力データをＩ／Ｏモジユールの直列出力ポートへ
送り、Ｉ／Ｏモジユールの直列入力ポートに受信
した指令データを直列出力ポートへ送るととも
に、同時に該記憶された出力データを出力ラツチ
に送る制御装置とを含んでいる。
本発明によりプロセツサと独立Ｉ／Ｏモジユー
ル間で効率的にコスト効果の高いＩ／Ｏデータの
結合を行う産業用プロセツサのＩ／Ｏ構造が提供
される。本発明に従つて、Ｉ／Ｏ走査を迅速に実
行することができる。これは一部最小プロトコル
オーバヘツドにより行われ、また一部リング構成
を使用して行われる。プロセツサの直列出力ポー
トを介して直列Ｉ／Ｏリングに出力データが送ら
れると、実質的に同時に直列Ｉ／Ｏリングから入
力データが受信される。この同時Ｉ／Ｏ走査は従
来技術よりも遥かに迅速であり、Ｉ／Ｏデータの
独立した出力走査と入力走査が行われる。
〔実施例〕
特に第１図及び第２図を参照して、プロセツサ
１は一般的に符号３に示す通信リングに接続され
る直列出力ポート２を有している。通信リングは
プロセツサの直列出力ポート２に直列接続され且
つプロセツサ１の直列入力ポート７に接続された
３個のＩ／Ｏモジユール４，５及び６からなつて
いる。後記するように、データは出力ポート２に
直列に出力され、Ｉ／Ｏモジユール４，５及び６
を通つて直列入力ポート７のシフトされる。
各Ｉ／Ｏモジユール４，５及び６は１組の出力
端子８を含み、ランプ、モータドライブ、ソレノ
イド及びアラーム等の作動装置へ接続することが
できる。各Ｉ／Ｏモジユール４，５及び６はまた
１組の入力端子９を含み、手動スイツチ、圧力セ
ンサ、光センサ、近接スイツチ及びリミツトスイ
ツチ等の感知装置に接続することができる。リン
グ３の素子を一緒に接続する通信リンク１０は撚
線対、同軸ケーブル、光フアイバもしくは産業環
境での使用に適した他の直列通信リンクメデイア
とすることができる。各リンクセグメント１０端
のドライバ及び受信機は選定通信メデイアに適す
るように選定されている。各リンクセグメント１
０の長さは特定応用に応じて変動する。例えば、
Ｉ／Ｏモジユール４，５及び６はプロセツサ１か
ら独立したキヤビネツト内に配置することがで
き、この場合、リンク１０ａ及び１０ｄは相対的
に長くリンク１０ｂ及び１０ｃは非常に短い。後
記するように、本発明はリング３に使用できる
Ｉ／Ｏモジユール数や各モジユールに常駐する
Ｉ／Ｏ点数やリング３に使用できる通信メデイア
の選定を制約するものではないことは明白であ
る。
特に第２図を参照して、通信リング３はプロセ
ツサ１がＩ／Ｏ走査を行つてその出力イメージテ
ーブル１１からデータを出力しその入力イメージ
テーブル１２にデータを入力する時に作動する。
Ｉ／Ｏ走査は出力イメージテーブル１１の内容を
リング３上に順次シフトして行われる。同時に各
Ｉ／Ｏモジユール４，５及び６からの入力データ
がリング３上へ挿入され入力イメージテーブル１
２内へシフトされる。このようにして、全出力デ
ータが出力イメージテーブル１８からシフトされ
ていると、直列入力ポート７を介して戻された入
力データにより入力イメージテーブル１２も更新
されている。
このＩ／Ｏ走査の本質を第５Ａ図〜第５Ｄ図に
示す。第５Ａ図に示すように、Ｉ／Ｏ走査の最初
のステツプはプロセツサ１が両イメージテーブル
１１及び１２の最終エントリーにポインタを設定
することである。Ｉ／Ｏモジユール６の出力デー
タはＩ／Ｏモジユール４に送信されＩ／Ｏ走査は
第５Ｂ図に示す状態に進む。モジユール４に加わ
る入力データはこの出力データを受信する時にラ
ツチされる。
Ｉ／Ｏモジユール４により予めラツチされてい
る入力データがＩ／Ｏリング３の周りにシフトさ
れ、最終Ｉ／Ｏモジユール６の入力データが入力
イメージテーブル１２の最終エントリに入力され
る。次に出力イメージテーブル１１のポインタが
Ｉ／Ｏモジユール５のエントリへ進み、プロセツ
サ１によりテーブル１１からＩ／Ｏモジユール５
の出力データが出力される。
第５Ｃ図に示すように、次にＩ／Ｏ走査は次の
ステツプへ進みそこでイメージテーブルポインタ
は次のテーブルエントリへ進められＩ／Ｏリング
３上のデータは前方へシフトされる。プロセツサ
１によりＩ／Ｏモジユール５の入力データが受信
され入力イメージテーブル１２へ書込まれる。次
にＩ／Ｏモジユール４の最終出力データがＩ／Ｏ
リング３上へ送信され、Ｉ／Ｏ走査は第５Ｄ図に
示す状態へ進む。再び、データはＩ／Ｏリング３
の周りにシフトされ、Ｉ／Ｏモジユール４の入力
データがプロセツサ１に受信されて入力イメージ
テーブル１２へ書込まれる。次にプロセツサ１は
“チエツク指令”をＩ／Ｏリング３上へ送信し、
各Ｉ／Ｏモジユール４〜６によりリング３の周り
に通される。各Ｉ／Ｏモジユール４〜６はこの指
令を受信すると、走査中に受信した出力データの
完全性をチエツクする。チエツク指令は問題を検
出した時にエラー表示をプロセツサ１に戻す。次
にプロセツサ１は“更新指令”をＩ／Ｏリング３
上に送信する。各Ｉ／Ｏモジユール４〜６はこの
指令を受信すると、走査中に受信した出力データ
の完全性を再チエツクする。このデータは良好で
あれば、ラツチされてＩ／Ｏモジユールの端子８
へ出力される。Ｉ／Ｏリング３から更新指令が返
送されると、Ｉ／Ｏ走査が完了して別のＩ／Ｏ走
査を開始できることをプロセツサ１に知らせる。
特に第４図を参照して、プロセツサ１はアドレ
スバス２１及びデータバス２２を駆動する８ビツ
トマイクロプロセツサ２０の周りに構成されたマ
イクロプロセツサベースシステムである。マイク
ロプロセツサ２０は読取専用メモリ（ROM）２
３から読取られた機械語プログラム命令に応答し
て作動し、且つランダムアクセスメモリ
（RAM）２４内に記憶されたデータを演算する。
実施例において、マイクロプロセツサ２０は米国
特許第4228495号に開示されているような数値制
御システムでプログラマブルインターフエイス機
能を実施する。
Ｉ／Ｏループ３は送受信機２５を介してマイク
ロプロセツサ２０により作動される。送受信機２
５は適切な直列出力回路２７を介してプロセツサ
出力ポート２を駆動する直列出力線２６を有して
いる。同様に、プロセツサ入力ポート７は直列入
力回路２９により直列入力線２８に接続されてい
る。もちろんＩ／Ｏループ３に接続するように選
定された特定回路は選定通信メデイアに依存す
る。
プロセツサ１内の送受信機２５及び他の素子は
マイクロプロセツサ２０によりアドレスされてイ
ネーブルすることができる。バス２１上に生じる
アドレスはアドレスされるシステム素子にチツプ
イネーブル信号を与えるアドレスデコーダ３０に
加えられる。このようにして送受信機２５は制御
線３１によりイネーブルされ、データバス２２を
介してデータを書込みもしくは読取ることができ
る。マイクロプロセツサ２０により駆動される読
取／書込線３２が読取もしくは書込動作が実施さ
れるかどうかを決定し、アドレスバス２１からの
アドレスコードが送受信機２５内のデータのソー
スもしくは行先を選定する。例えば、キヤラクタ
が入力ポート７から受信されているかまたキヤラ
クタを受信し直列出力ポート２を介して送信する
のに送信バツフアを利用できるかを示す状態バイ
トを送受信機２５から読取ることができる。さら
に、Ｉ／Ｏリング３から受信したキヤラクタを送
受信機２５から読取ることができ、キヤラクタを
その送信バツフアに書込んでＩ／Ｏリング３へ送
信することができる。
入力イメージテーブル１２及び出力イメージテ
ーブル１１はプログラマブルインターフエイス機
能を実施するのに必要な（図示せぬ）他のデータ
構造と共にRAM２４に記憶される。さらに符号
３３に示すＩ／Ｏ走査プログラムがROM２３に
記憶される。後記するように、マイクロプロセツ
サ２０は周期的にＩ／Ｏ走査プログラム３３を実
行してＩ／Ｏイメージテーブル１１及び１２のデ
ータをＩ／Ｏリング３に接続された感知装置及び
作動装置に接続する。
特に第６図を参照して、Ｉ／Ｏ走査プログラム
はＩ／Ｏイメージテーブル１１及び１２を更新す
るたびに符号３５に入力される。次に処理ブロツ
ク３７に示すように、Ｉ／Ｏモジユール６の出力
が出力イメージテーブル１１から読取られ、第７
Ａ図に示すフオーマツトの２つの出力パケツトが
形成される。更新指令がＩ／Ｏリング３を通つて
送受信機２５に返送されると、判断ブロツク３９
で更新指令の“OK”フラグがチエツクされる。
Ｉ／Ｏリング３に問題がある場合には、このフラ
グが設定され、システムは分岐して処理ブロツク
４０でエラーを処理する。
処理ブロツク４１に示すように、Ｉ／Ｏリング
３が適切に作動しておれば、Ｉ／Ｏモジユール６
の出力データが出力され、判断ブロツク４２で入
力データの受信を待つループに入る。入力データ
は第７Ａ図に示すフオーマツトの２つの入力パケ
ツトの形式で受信される。処理ブロツク４３に示
すように、この入力データはＩ／Ｏモジユール６
の位置で入力イメージテーブル１２に書込まれ
る。次に処理ブロツク４４に示すように、Ｉ／Ｏ
モジユール５の出力データが出力イメージテーブ
ル１１から読取られてＩ／Ｏリング３へ送信され
る。
この処理を繰返し、処理ブロツク４５でＩ／Ｏ
モジユール５の入力データを受信し処理ブロツク
４６でＩ／Ｏモジユール４の出力データが送信さ
れる。Ｉ／Ｏモジユール４からの入力データを受
信して処理ブロツク４７で入力イメージテーブル
１２に書込むと、チエツク指令が形成されて処理
ブロツク４８で送信される。この指令のフオーマ
ツトを第７Ｂ図に示し、これがＩ／Ｏリング３を
通つて送受信機２５に返送されると、その中の
“OK”ビツトが判断ブロツク４９でチエツクさ
れる。エラーが示されると、システムはエラープ
ロセツサ４０へ分岐する。そうでない場合には、
プロセツサ１は処理ブロツク５０で示す１組の命
令を実行し、更新指令を形成してＩ／Ｏリング３
へ送信する。この指令のフオーマツトを第７Ｂ図
に示す。次にＩ／Ｏ走査プログラムはエグジツト
される。
Ｉ／Ｏモジユール４，５及び６はさまざまな市
販の集積回路を使用して構成することができる
が、実施例ではカスタム集積回路を使用して“ス
テートマシン”を構成した。各Ｉ／Ｏモジユール
４〜６の回路図を第３図に示し、ここで直列入力
回路６０及び直列出力回路６１は選定した特定直
列通信リンク１０と整合するように選定されてい
る。例えば、光フアイバリンク１０を使用する場
合、直列入力回路６０はヒユーレツトパツカード
社のモデルHFBR−2502等の光受信機の形状を
とることができ、直列出力回路６１はヒユーレツ
トパツカード社のモデルHFBR−1502等の光送
信機の形状をとることができる。
直列リンク１０上を送受信されるデータは10ビ
ツトパケツトからなつている。特に第７Ａ図及び
第７Ｂ図を参照して、各パケツトの第１ビツトは
“スタート”ビツトであり最終ビツトは“ストツ
プ”ビツトである。各パケツトの第２ビツトはパ
ケツトがデータを格納しているか指令情報を格納
しているかを示す。第７Ａ図に示すように、デー
タパケツトは６データビツトとパリテイビツトを
含み、第７Ｂ図に示すように指令パケツトは６指
令ビツトとパリテイビツトを含んでいる。
特に第３図を参照して、Ｉ／Ｏモジユールの直
列入力回路６０にパケツトが受信されると、スタ
ートビツト検出回路６２がイネーブルされ、タイ
ミング及び制御回路６３が線６４を介して受信シ
フトレジスタ６５へクロツク信号を発生する。パ
ケツトの残りのビツトが受信され、クロツク信号
によりレジスタ６５へシフトされる。次に指令パ
ケツトであれば、タイミング及び制御回路６３が
指令デコーダ６６をイネーブルし、レジスタ６５
からバス６７を介してデコーダ６６へ指令データ
が接続される。後記するように、指令パケツトは
実施すべきいくつかの異なる機能を示し、バス６
８を介してタイミング及び制御回路６３に特定機
能を知らせる。
指令データはまたバス６７を介して出力マルチ
プレクサ７０へも接続され、そこで送信シフトレ
ジスタ７１の入力へ加えられる。タイミング及び
制御回路６３から受信されるクロツクパルスに応
答して、指令パケツトはレジスタ７１から直列出
力回路６１へシフトされる。このようにして、直
列入力回路６０に受信される指令パケツトは直列
出力回路６１へ接続されてＩ／Ｏリング３の周り
に送信される。
再び第３図を参照して、データパケツトが受信
されてレジスタ６５にシフトされている場合、
Ｉ／Ｏモジユール回路の動作は異つている。第一
に、入力ラツチ７２もしくは７３の一方の内容あ
るいはＡラツチ７４の内容が出力マルチプレクサ
７０を介して送信シフトレジスタ７１へ加えられ
る。このようにして、データパケツトを受信する
と、直列出力回路６１を介してもう一つのデータ
パケツトが送信される。データパケツトが全て受
信され且つそのパリテイがチエツクされると、Ｂ
ラツチ７５の内容がＡラツチ７４に加えられ、新
しいデータパケツトがＢラツチ７５に格納され
る。
ラツチ７４及び７５は２つのデータパケツト用
バツフアを提供する。Ｉ／Ｏリング３上の他の
Ｉ／Ｏモジユールのデータパケツトが受信される
と、それはＢラツチ７５に接続され、次にＡラツ
チ７４に接続され次に直列出力回路６１を介して
送出される。
同様に、Ｉ／Ｏモジユールの出力データが２つ
の連続データパケツトとして受信される。これら
２つの出力データパケツトはラツチ７４及び７５
へ押込まれる。Ｂラツチ７５の出力ビツトはＡラ
ツチ７４の出力ビツトの補数である。Ｉ／Ｏ走査
シーケンスのこの時点で、更新指令パケツトが直
列入力回路６０に受信され指令デコーダ６６によ
り復号される。これに応答して、タイミング及び
制御回路６３が比較器７６をイネーブルし、Ｂラ
ツチ７５の出力データがＡラツチ７４の出力デー
タの正確な補数であれば、線７７上にイネーブル
信号を出力する。このイネーブル信号によりＡラ
ツチ７４のデータが出力ラツチ７８へ加えられ導
線７９を介して６つの出力回路を駆動する。米国
特許第3745546号に開示されているような出力回
路をこの目的に使用することができる。
入力データが線８０を介して入力ラツチ７２及
び７３に受信される。これらの線８０は米国特許
第3643115号及び第4275307号に開示されＩ／Ｏモ
ジユールの入力端子９に接続された入力回路によ
り駆動される。
第３図のＩ／ＯモジユールはＩ／Ｏ走査シーケ
ンス中に次のように作動する。シフトレジスタ６
５にデータパケツトが受信されると、入力ラツチ
７２及び７３がクロツクされ入力ラツチ７２の内
容が送信シフトレジスタ７１に加えられてＩ／Ｏ
リング３の周りに送信される。受信されたデータ
パケツトはＢラツチ７５に加えられる。次のデー
タパケツトが受信されると、入力ラツチ７３の内
容がＩ／Ｏリング３上へ送信され受信されたデー
タパケツトはＡラツチ７４へその内容を押込んだ
後にＢラツチ７５へ格納される。その後のデータ
パケツトが受信されると、Ａラツチ７４の内容は
送信シフトレジスタ７１へ加えられ受信されたデ
ータパケツトがＢラツチ７５に格納され、その内
容をＡラツチ７４へ押込む。
更新指令がシフトレジスタ６５に受信されるま
でデータパケツトはＩ／Ｏモジユールへ通され
る。これが生じると、Ａラツチ７４及びＢラツチ
７５に記憶されたデータが比較器回路７６により
比較される。このデータが相補的であれば、Ａラ
ツチ７４の内容が出力ラツチ７８に加えられ、更
新指令が送信シフトレジスタ７１を介してリング
上の次のＩ／Ｏモジユールに向けられる。エラー
が生じて出力データが相補的でない場合には、出
力データは出力ラツチ７８に加えられない。替り
に、更新指令の“OK”ビツトがクリアされ、
Ｉ／Ｏリング３の次のＩ／Ｏモジユールに送出さ
れる前にエラーを表示する。またＤ型フリツプフ
ロツプ８２を介して故障ランプ８１が点灯され
る。前記したように、更新指令がプロセツサ１に
返送されると、OKビツトがチエツクされクリア
されておれば適切なアクシヨンがとられる。
前記したように、チエツク指令は更新指令の直
前にＩ／Ｏリング３の周りに送出される。この指
令を受信した時、出力データとその補数の同様な
比較が各Ｉ／Ｏモジユール４〜６によつて行われ
る。いずれかのＩ／Ｏモジユール４〜６に問題が
見つかると、チエツク指令の“OK”ビツトがク
リアされ、プロセツサ１は更新指令を送信しない
ことによりこのようなエラーに応答することがで
きる。このようにして、不完全な出力データが検
出されると、どの出力も更新されない。
【図面の簡単な説明】
第１図は本発明に従つて一連のＩ／Ｏモジユー
ルに接続されたプロセツサの絵画図、第２図は第
１図のシステムのＩ／Ｏデータフローを示す略
図、第３図は第１図のプロセツサ及びＩ／Ｏモジ
ユールの一部を形成する通信制御器回路の電気的
略図、第４図は第１図のプロセツサの電気的略
図、第５Ａ図〜第５Ｄ図は第１図のシステムのデ
ータフローを示すのに使用する略図、第６図は第
１図のプロセツサが実行するＩ／Ｏ走査プログラ
ムのフローチヤート、第７Ａ図及び第７Ｂ図は第
１図のシステムで使用するデータパケツト及び指
令パケツトの略図である。 符号の説明、１…プロセツサ、２…直列出力ポ
ート、３…通信リング、４，５，６…Ｉ／Ｏモジ
ユール、７…直列入力ポート、８…出力端子、９
…入力端子、１０…通信リンク、１１…出力イメ
ージテーブル、１２…入力イメージテーブル、２
０…マイクロプロセツサ、２３…ROM、２４…
RAM、２５…送受信機、２７，６１…直列出力
回路、２９，６０…直列入力回路、３０…アドレ
ス復号器、６５…受信シフトレジスタ、６６…指
令復号器、７０…出力マルチプレクサ、７１…送
信シフトレジスタ、７２，７３…入力ラツチ、７
４…Ａラツチ、７５…Ｂラツチ、７６…比較器、
７８…出力ラツチ。

Claims (1)

  1. 【特許請求の範囲】 １ 入力イメージテーブルと出力イメージテーブ
    ルを格納するメモリ装置を有し、且つ指令データ
    および出力イメージテーブルの出力データを第１
    の直列データリンクへ送信する直列出力ポートと
    第２の直列データリンクから入力データを受信し
    て入力イメージテーブルに格納する直列入力ポー
    トを有する制御プロセツサと、 各々が直列入力ポートと直列出力ポートを有
    し、直列接続され、且つ第１のＩ／Ｏモジユール
    の入力ポートが第１の直列データリンクに接続さ
    れ最終Ｉ／Ｏモジユールの直列出力ポートが第２
    の直列データリンクに接続されて直列Ｉ／Ｏリン
    グを形成する複数個のＩ／Ｏモジユールを具備
    し、各Ｉ／Ｏモジユールは (a) Ｉ／Ｏモジユールの直列入力ポートに受信さ
    れる出力データを１組の出力端子へ加える出力
    ラツチと、 (b) １組のＩ／Ｏモジユール入力端子に受信され
    る入力データをＩ／Ｏモジユールの直列出力ポ
    ートに加える入力ラツチと、 (c) Ｉ／Ｏモジユールの直列入力ポートに受信さ
    れる出力データを記憶するとともに、同時に入
    力ラツチからＩ／Ｏモジユールの直列出力ポー
    トへ入力データを送り、または該記憶された出
    力データをＩ／Ｏモジユールの直列出力ポート
    へ送り、且つＩ／Ｏモジユールの直列入力ポー
    トに受信される指令データを直列出力ポートへ
    送るとともに、同時に該記憶された出力データ
    を出力ラツチへ送る制御装置と を含む産業制御装置用入出力装置。 ２ 特許請求の範囲第１項記載の入出力装置にお
    いて、前記制御プロセツサは出力イメージテーブ
    ルの内容を直列出力ポートを介して順次第１の直
    列データリンクへ送信し、第２の直列データリン
    クから直列入力ポートを介して順次入力イメージ
    テーブルの入力データを受信することを含むＩ／
    Ｏ走査シーケンスを実施する装置を具備する産業
    制御装置用入出力装置。 ３ 特許請求の範囲第２項記載の入出力装置にお
    いて、各Ｉ／Ｏモジユール内の制御装置は指令の
    受信に応答してＩ／Ｏモジユールシーケンスを同
    期させ、ここで指令はＩ／Ｏモジユールの直列出
    力ポートに送られてＩ／Ｏリングの周りに送信さ
    れ、Ｉ／Ｏモジユールの入力データは後にその直
    列入力ポートに受信される時入力ラツチからＩ／
    Ｏモジユールの直列出力ポートへ送られ、このよ
    うな後に受信されるデータはＩ／Ｏモジユールの
    出力データが受信されてＩ／Ｏモジユールの出力
    ラツチに送られるまでＩ／Ｏモジユールの直列出
    力ポートへ送られる産業制御装置用入出力装置。 ４ 特許請求の範囲第３項記載の入出力装置にお
    いて、前記制御プロセツサはその直列出力ポート
    を介して第１の直列データリンクへ更新指令を送
    信し、各Ｉ／Ｏモジユールはこのような更新指令
    の受信に応答してＩ／Ｏモジユールが受信してい
    る出力データをラツチしてＩ／Ｏモジユールの出
    力端子へ加え、更新指令をその直列出力ポートに
    送つてＩ／Ｏリングの周りに送信する産業制御装
    置用入出力装置。 ５ 特許請求の範囲第４項記載の入出力装置にお
    いて、各モジユールの出力データは冗長出力デー
    タを含み且つ各Ｉ／Ｏモジユールはその出力デー
    タを冗長出力データと比較することにより出力デ
    ータの完全性をチエツクする比較器装置を含む産
    業制御装置用入出力装置。 ６ 特許請求の範囲第５項記載の入出力装置にお
    いて、前記各モジユールは比較器装置に接続され
    出力データにエラーが検出される時に更新指令を
    変える装置を含み、前記制御プロセツサはＩ／Ｏ
    リングの周りに送信された後の更新指令を受信し
    更新指令が変えられている場合にエラーを示す装
    置を含む産業制御装置用入出力装置。 ７ 特許請求の範囲第５項記載の入出力装置にお
    いて、前記各モジユールは比較器装置に接続され
    出力データにエラーが検出される場合に可視表示
    を出す装置を含む産業制御装置用入出力装置。
JP60137658A 1984-06-25 1985-06-24 産業制御装置用入出力装置 Granted JPS6113305A (ja)

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US624383 1984-06-25
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JPS6113305A JPS6113305A (ja) 1986-01-21
JPH0252281B2 true JPH0252281B2 (ja) 1990-11-13

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EP (1) EP0166402B1 (ja)
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DE (1) DE3584795D1 (ja)

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