JPH02171948A - プログラマブル出力ポート - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、コンピュータの出力ポート、特に、種々の異
なるインタフェース仕様を有する複数の出力装置とコン
ピュータとの間のインタフェースを選択的に構築し得る
プログラマブル出力ポートに関する。

［従来技術及び発明が解決しようとする課題］コンピュ
ータは、一般に、プリンタの如き出力装置（又は外部装
置）との間でコンピュータのバスに接続されたポートを
介してデータの送受信を行う。コンピュータがポートの
特定のバス・アドレスにデータを送ると、ポートは、出
力装置に送信するのに好適なデータに変換し、この変換
されたデータが出力装置に送信される。ポートは、ステ
ータス・データ、警報データ又は他のデータを出力装置
からコンピュータに送る際に、普通は、人力データをレ
ジスタに記憶し、コンピュータに割り込みかけ、コンピ
ュータは、バスを介してデ−タを記憶したレジスタから
データを読み出す。

種々の入出力データ形式、外部バス構造及び通信プロト
コルを含むコンピュータと通信する為に、外部装置には
、広範囲の種々のインタフェースが必要である。特定の
出力装置とコンピュータ間のインタフェースを作るには
、ポートには、入力データを出力装置及びコンピュータ
に都合の良い形式に変換する適切な論理手段が必要であ
り、出力装置及びコンピュータの外部バスの為の適切な
入出力端子も必要であり、更に、これらのバスに好適な
通信プロトコルを設ける為の適切な内部論理手段も必要
になる。コンピュータ・システムが類似したインタフェ
ース仕様の多数の出力装置と通信する際に、手動スイッ
チ又はコンビコータが操作可能なスイッチを用いて、こ
れらの出力装置の１つと１つのポートを選択的に接続し
ても良い。

しかし、コンビコータが、異なるインタフェース仕様の
多数の出力装置を駆動しようとする際には、各出力装置
用に別々にポートを設けなければならなくなる。多数の
異なるポートを設けることは、費用も嵩む上に広いスペ
ースも必要になる。

従って、本発明の目的は、種々の異なるインタフェース
仕様を有する多数の出力装置とコンピュータが容易に通
信し得るようにするプログラマブル出力ポートを提供す
ることである。

［課題を解決する為の手段及び作用］ 本発明のプログラマブル出力ポートは、異なるインタフ
ェース仕様を採用している多数の出力装置の何れに対し
ても、コンビコータとの間のインタフェースを選択的に
再構築することを可能にしている。選択された１つの出
力装置と通信する前に、コンピュータは、ポートを構築
するプログラミング・データを送り、選択された出力装
置に対する正しいインタフェースを設け、この選択され
た出力装置とコンピュータのポートの入出力端子間を適
切に接続する。その後、コンビ二一夕は、このポートを
介して選択された出力装置との通信を行う。

本発明によれば、プログラマブル出力ポートに設けられ
たプログラマブル・ゲート・アレイにより、この出力ポ
ートに必要な通信（ハンドシェーキング）、データ経路
指定（ルーチング）及びデータ変換等の論理動作が実行
される。プログラミング・データのプログラムに従って
、ゲート・アレイは、選択された出力装置の仕様に適合
するように動作する。

この結果、種々の異なるインタフェース仕様を必要とす
る出力装置に対して、柔軟に対応可能なプログラマブル
出力ポートを提供している。

［実施例コ 第１図は、本発明に係るプログラマブル出力ポートの好
適実施例の構成を示すブロック図である。

この出カポ−）（１０）は、コンビコータ（１２）と多
数の出力装置（図示せず）との間を選択的に接続するこ
とが出来る。出力装置は、例えば、プリンタであり、コ
ンビコータから入力データ又はコマンドを受け、それら
コマンドに応じてステータス・データ、警報データ又は
他のデータ等をコンピュータに転送する。これら出力装
置は、コンビコータとのデータの送受信の際に異なるイ
ンタフェース仕様を必要とするかも知れない。例えば、
外部バス構造の違い、入出力データ形式の違い、及び通
信プロトコルの違い等である。選択された１つの出力装
置と通信する前に、コンビコータ（１２）は、バス（１
４）を介してプログラミング・データをポート　（１０
）に送る。このプログラミング・データにより、ポート
（１０）は、選択された出力装置に対する正しいインタ
フェースを構築し、このボー）（１０）の入出力端子と
選択された出力装置の人出力線とを適切に接続する。

ポート（１０）を適切に設定した後、コンピュータ（１
２）は、ボー）（１０）を介して選択された出力装置と
通信を行う。その後、他の出力装置と通信を行う前には
、その他の出力装置に好適なインタフェース仕様に適合
するようにポート（ｌＯ）を再構築する。

ボー）（１０）に内蔵されたプログラマブル・ゲート・
アレイ　（１６）は、このポートに必要な通信、データ
経路指定及びデータ変換論理等の機能を有する。第１図
では、ゲート・アレイ　（１６）は、破線で囲まれた部
分の回路で実現されている。

ゲート・アレイ　（１６）は、好適には、ＸＩＬＩＮＸ
社の製造したＸＣ２０１８型論理セル・アレイを含んで
いる。この論理セル・アレイに関しては、ＸＩＬＩＮＸ
社から１９８６年に出版されたプログラマブル・ゲート
・アレイ・デザイン・ハンドブックに詳細に記載されて
いる。この装置は、構築可能な１００個の論理ブロック
のアレイと、構築可能な７４個の入出力（Ｉｌｏ）ブロ
ックのセットとを有している。各入出カブロックは、論
理ブロック・アレイと外部ピンとの間の人出力インタフ
ェースを選択的に設定するものである。各論理ブロック
は、組合わせ論理セクション、記憶素子並びに経路指定
及び制御セクションを有する。

組合わせ論理セクションは、４つまでのビット入力信号
をプログラムによって選択されたプール関数により処理
した出力を発生する。各論理ブロックの中の記憶素子は
、フリップ・フロップ、即ちラッチとして選択的に動作
し、この論理ブロックが発生又は受は取ったデータ・ビ
ットを遅延又は記憶することが出来る。各論理ブロック
内の経路指定及び制御セクションは、組合わせ論理セク
ション、記憶素子及び論理ブロックの入出力端子の相互
接続を調整することが出来る。ゲート・アレイ内のプロ
グラムにより変更可能な経路指定回路は、種々の入出力
回路及び論理回路の入出力端子を選択的に接続し、所望
の論理回路を構成する。

コンピュータ（１２）は、一連のプログラミング・デー
タをゲート・アレイ　（１６）に送り、このゲート・ア
レイをプログラミングする。このプログラミング・デー
タは、入出力回路として動作する人出カブロックを指定
し、各論理ブロックにより実行されるプール関数を指定
し、論理ブロック間及び論理ブロック内のデータ経路を
指定し、更にゲート・アレイ　（１６）の他の構成も指
定する。コンピュータ（１２）は、従来のバス・インタ
フェース回路く２０）を介してゲート・アレイ（１６）
のプログラミング入力端子（１８）にプログラミング・
データ及び制御信号を供給する。

ゲート・アレイ　（１６）の外に、ボー）（１０）は、
入力ＭＵＸ　（マルチプレクサ＞（２２）を含んでいる
。この入力ＭＩＸ（２２）は、複数の出力装置から選択
された１つの装置からの８本までの線をゲート・アレイ
　（１６）の入力端子（２４）に接続している。出力Ｍ
ＵＸ（２６）は、ゲート・アレイ　（１６）の８本まで
の出力端子（２８）を選択された１つの出力−装置の種
々の線に接続している。ポート（１０）は、従来バス・
インタフェース回路（３２）を介してバス（１４）に接
続されたＦ■ＦＯ（ファースト・イン・ファースト・ア
ウト）バッファく３０）も含んでいる。ＦＩＦＯバッフ
ァ　（３０）は、コンビコータ　（１２）からのデータ
列を受は記憶する。ＦＩＦＯバッファ（３０）の出力端
子は、ゲート・アレイ　（１６）のデータ入力端子に接
続されている。ゲート・レイ　（１６）の出力端子（３
６）に発生した出力信号がＦＩＦＯバッファ（３０）を
連続的に出力イネーブルすると、ＦＩＦＯバッファ（３
０）は、記憶しているデータ列の各要素をゲート・アレ
イ（１６）の入力端子（３４）に連続的に供給する。

上述のように、選択された１つの出力装置と通信を開始
する以前に、コンピュータ（１２）は、ゲート・アレイ
　（１６）のプログラミング入力端子（１８）に構築デ
ータ（即ち、プログラミング・データ）を転送する。こ
の構築データは、コンピュータ（１２）がバス（１４）
を介して通信したり、ＭＵＸ（２２）及び（２６）を介
して出力装置と通信したりする等、種々の動作を実行出
来るように、ゲート・アレイ　（１６）の論理回路を構
築する。この構築データは、ＭＵＸ（２２）及び（２６
）のスイッチング制御入力端に接続されたゲート・アレ
イ　（１６）の出力端（４０）及び（４２）の論理レベ
ルも適切に設定する。この設定ニヨリ、コレら（７）Ｍ
ＵＸ　（２２）及び（２６）は、選択された出力装置の
入出力線を論理アレイ（１６）の入出力端（２４）及び
（２８）に接続する。

ゲート・アレイ　（１６）によって実現された具法的な
論理回路の構成は、各選択された出力装置に要求される
インタフェースの仕様に依存している。しかし、第１図
において、ゲート・アレイ（１６）を表す破線の内部の
ブロック図に示した論理回路の機能編成は、個々のブロ
ックが適切に構築された場合に多くの形式の出力装置に
適合し得る。第１図に示しているように、ゲート・アレ
イ　（１６）によって実現される代表的な論理回路は、
入力端（３４）及び出力端（２８）間に接続されたデー
タ処理回路（３８）を含んでいる。このデータ処理回路
（３８）は、コンピュータ（１２）からＦＩＦＯバッフ
ァ（３０）を介してデータを受け、このデータを外部装
置（即ち出力装置）に転送出来るような形式に変換し、
このデータを出力ＭＵＸ（２６）を介して選択された外
部装置に供給する。ステート・マシン（４６）が回路（
３８）の種々の動作モードを選択及び制御する信号を発
生する。

コンピュータ（１２）は、アドレス可能な制御レジスタ
群（４８）のアドレスに従ってバス（１４）上のコマン
ドや他のデータを制御レジスタ群（４８）に書き込むこ
とも出来る。ゲート・アレイ（１６）で構成されたデコ
ーダ（５２）は、アドレスをデコードして制御レジスタ
群（４８）の適当な１つの制御レジスタの入力をイネー
ブルする。この１つの制御レジスタの内容は、データ処
理回路（３８）に追加入力する信号をとなる。

１つの動作モードにおいて、データ処理回路（３８）は
、この制御レジスタ群（４８ンの１つに記憶されたコマ
ンドを出力ＭＵＸ（２６）を介して出力し得る。制御レ
ジスタ群（４８）の１以上のレジスタ内のデータにより
、ステート・マシン（４６）の動作が制御される。

ステート・マシン（４６）は、ポート（１０）と出力装
置間で通信が行われる際に、通信（ハンドシェーキング
）信号を送受信する。ステート・マシン（４６）は、入
力ＭＵＸ　（２２＞を介して出力装置からのハンドラ１
−キング信号を受け、出力ＭＵＸ（２６）を介してハン
ドシェーキング信号を出力装置に送信する。ステート・
マシン（４６ンは、出力端子（３６）に、ＦＩＦＯバッ
ファ（３０）を出力イネーブルする信号も発生し、制御
レジスタ群（４８）の内容を読み出した後にこれら種々
の制御レジスタ　（４８）をリセット（即ちクリア）す
る信号を発生し得る。出力回路（５０）は、入力ＭＵＸ
（２２）を介して出力装置から送られたデータを記憶す
る。ステート・マシン（４６）の１つ以上の出力信号に
応じて割込回路（５４）は、割り込み信号ＩＮＴをコン
ピュータ（１２）に供給する。コンビコータ（１２）は
、この割込信号に迭じて、割込回路（５４）に記憶され
ているアクセス・データを読み出し、その割込の出所を
判断し、例えば、出力回路（５０）のデータを読み出す
等の適切な処理を実行する。

ボー）（１０）は、その時点で接続されている出力！４
置のインタフェース仕様に応じていくつかの動作モード
で作動する。例えば、データ転送モードでは、コンピュ
ータ（１２）は、一連のデータをＦＩＦＯバッファ（３
０）に送り、ポート（１０）は、このＦＩＦＯバッファ
（３０）の中のデータを出力ＭＵＸ（２６）を介して選
択された出力装置に供給する。コンピュータ（１２）は
、最初に、ＦＩＦＯバフファ（３０）に記憶させるデー
タ列を送り、その後、制御レジスタ群（４８）を介して
ステート・マシン（４６）に制御データを送り、ステー
ト・マシン（４６）をデータ転送モードに設定する。そ
の後、ステート・マシン（４６）は、ＦＩＦＯバッファ
（３０）を、順次出力イネーブルし、このバッファ内の
一連の各ワードをデータ処理回路（３８）に送る。ステ
ート・マシン（４６）は、データ処理回路（３８）に適
当な制御信号を入力し、ＦＩＦＯバッファ（３０）から
読み出したデータ・ワードを出力装置に転送するのに好
適な形式に変換させ、この変換された各データ・ワード
が出力ＭＵＸ（２６）を介して出力装置に転送される。

ステート・マシン（４６）は、ステート・マシン（４６
）は、出力装置から入力ＭＵＸ（２２）を介して供給さ
れるハンドシェーキング信号も監視し、適当なハンドシ
ェーキング信号を出力ＭＵＸ（２６）を介して出力装置
に送信し、出力装置へのデータ転送を制御する。

ＦＩＦＯバッファ　（３０）に記憶されたデータ列の各
ワードは、そのワードがデータ列の最後のワードである
か否かを示すビットを含んでいる。

ボー）（１０）が、ＦＩＦＯバッファ（３０）のデータ
列の各ワードを読み出すと、各ワードのデータ列の最後
か否かを示すビットがステート・マシン（４６）に人力
される。ＦＩＦＯバッファ（３０）から出力装置にデー
タを転送する処理は、ステート・マシン（４６）　カＦ
　Ｉ　ＦＯバッファ（３０）の最後のワードを示すビッ
トを検出するまで継続する。この最後のデータ・ワード
を指示するビットを検出した時点で、ステート・マシン
〈４６）の制御により割込回路（５４〉は、コンピュー
タ　（１２）に割込を行う。その後、コンビμ−タ（１
２）は、割込回路（５４）の中のデータを読み出し、割
込の内容を判断し、そして、例えば、ＦＩＦＯバッファ
（３０）に別のデータ列を送る等の適当な処理を実行す
る。

ポート　（１０）は、コンピュータ（１２）が出力装置
にコマンドを送るコマンド・モードでも動作し得る。例
えば、コマンドは、出力装置を特定の動作モードに設定
したり、又は出力装置に内部設定や警報のステータスを
示すデータを送り返させたりする。コンピュータ　（１
２）は、制御レジスタ群（４８）の１つのレジスタにこ
のコマンドを記憶させ、制御レジスタ群（４８）の別の
レジスタに適当なコマンド・モードを示すデータを設定
する。これに応じて、ステート・マシン（４６）は、デ
ータ処理回路（３８）に制御信号を送り、データ処理回
路（３８）は、レジスタ群（４８）からそのコマンドを
読み出し、このコマンドを出力装置に送信するのに適し
た形式に変換し、この変換済みのコマンドを出力ＭＵＸ
（２６）を介して出力装置に送信する。

コマンドにより、出力装置の現在の内部設定又は警報の
ステータスを示すデータを送り返すように出力装置に命
令し得る。そのような場合、ステート・マシン（４６）
の制御により、出力回路（５０）は、ステータス・デー
タを記憶し、ぞの後、割込回路（５４）を介してコンビ
二−タ（１２）に割込をかける。この割込に応じて、コ
ンピュータ（１２）は、割込回路（５４）からその割込
の内容を示すデータを読み出し、その後、出力回路（５
０）からステータス・データを読み出す。

第２図は、第１図の割込回路（５４）の構成の一例を更
に詳細に示すブロック図である。第１図のコンピュータ
（１２）は、バス（１４）を介してマスク・レジスタ　
（６２）にマスク・データ・ワードを書込む。マスク・
レジスタ（６２〉の各ビットは、セパレート型のＤフリ
ップ・フロップ（６０）のＤ入力端を夫々制御する。コ
ンピュータ　（１２）は、バス（１４）の１ライン上に
あるクリア・ビットを設定し、クリア・ラッチ（６４）
を介してフリップ・フロップ（６０）のクリア入力端を
設定してフリップ・フロップ（６０）をクリアする。ラ
ッチ（６４）及びレジスタ（６２）は、バス（１４）上
の特定のアドレスに応じて、第１図のアドレス・デコー
ダ（５２）により選択的にイネーブル状態に設定される
。フリップ・フロップ（６０）の各Ｑ出力は、割込信号
ＩＮＴを発生するオア・ゲー）（６６）の入力を別々に
駆動する。トライステート・バッファ　（６８）は、バ
ス（１４）上の特定のアドレスに応じて第１図のアドレ
ス・デコーダ（５２）からの信号によりイネーブルされ
ると、バス（１４）の別々のラインに接続されたフリッ
プ・フロップ（６０）のＱ出力をラッチする。

マスク・レジスタ　（６２）のマスク・データの各ビッ
トは、ステート・マシン〈４６）の対応する制御出力ビ
ットが割込を開始すると、論理「１」に設定される。ス
テート・マシン（４６）は、制御出力信号を発生し、１
つのフリップ・フロップ（６０）にクロック信号を供給
し、このフリップ・フロップは、Ｄ入力がマスク・レジ
スタ（６２）のビット信号により論理「１」になってい
れば、Ｑ出力をセットする。このフリップ・フロップの
Ｑ出力は、オア・ゲート（６６）を介して割込信号ＩＮ
Ｔを「ｌ」に駆動する。コンピュータ（１２）は、トラ
イステート・バッファ（６８）の出力を読み出し、この
出力の論理「１」の特定のビットから、コンピュータ（
１２）は、ステート・マシン（４６）のどの信号出力が
割込信号を生じさせたかを判断する。これにより、コン
ピュータ（１２）は、この割込の目的を判断し、それに
適合した動作を実行する。

ボー）（１０）の種々の動作モードにおいて、コンピュ
ータ（１２）は、ある種の割込動作を実行したくない場
合もある。コンピュータ（１２）は、マスク・レジスタ
（６２）のビットを論理「０」に設定することにより、
ステート・マシン（４６）からの特定の制御出力により
割込が生じないようにすることが出来る。

第１図のゲート・アレイ　（１６）により実現されてい
る特定の内部構造及び種々のブロックの動作は、選択さ
れている出力装置のインタフェース仕様によって決まる
が、特定の出力装置に対するゲート・アレイ　（１６）
の詳細な構成の一例は、本発明を理解する上で大きな意
義がある。その一例として、第３図は、コンピュータ（
１２）と出力装置（外部装置）（ＴＯ）との間のインタ
フェースとなるボー）（１０）の詳細なブロック図を示
している。装Ｎ（ＴＯ）は、例えば、プリンタの如き外
部出力装置であり、ステート・マシン（７２）及び双方
向型の直列・並列／並列・直列シフト・レジスタ（７４
）を含み、更に、入力データに応じてプリンタの動作を
制御し、コンピュータ　（１２）からのコマンドに応じ
てプリンタのステータス信号を発生するその他の回路網
（７６）も含んでいる。

ある動作モードでは、シフト・レジスタ　（７４）は、
ボー）（１０）からの８ビツトの直列形式のコマンドＣ
ＭＤを受け、このコマンドを並列データ・ワードに変換
し、これを回路網（７６）に供給する。このコマンドは
、例えば、出力装置（７０）の内部設定又は警報の現在
のステータスを指示する８ビツトのステータス・ワード
５ＴＡＴを回路ｗｉ（７６）に出力させる。他の動作モ
ードでは、シフト・レジスタ（７４）は、回路網（７Ｇ
）からの８ビツトの並列ステータス・ワード５ＴＡＴを
記憶し、その後、このワードを直列形式でポート（１０
）に供給する。ステート・マシン（７２）は、シフト・
レジスタ（７４）を通過し、回路（７６）に人出力する
信号の動きを制御する信号を発生する。ステート・マシ
ン（７２）は、更に、２つのハンドシェーキング出力信
号■ＢＳＹＯ及びＶＣＬＫをポート（１０）に転送し、
ボー）（１０）から２つのハンドシェーキング入力信号
ＩＤ５ＴＡＯ及びＳＣＫを受ける。

この例では、第１図のデータ処理回路（３８）は、２つ
のシフト・レジスタ（７８）　及び（７９）で構成され
ている。シフト・レジスタ（７８）は、ＦＩＦＯバッフ
ァ（３０）から並列データ・ワードＤＡＴＡを受け、こ
のデータを出力ＭＵＸ（２６）を介して直列形式で出力
装置（７０）に送る。ある動作モードでは、シフト・レ
ジスタ（７９）は、制御レジスタ（４８）からコマンド
ＣＭＤを読み出し、そのコマンドを出力Ｍ　Ｕ　Ｘ（２
６）を介して出力装置（７０）に直列形式で送る。また
別の動作モードでは、シフト・レジスタ（７９）は、入
力ＭＵＸ（２２）を介して出力装置（７０）から８ビッ
ト直列ステータス・ワード５ＴＡＴを受け、記憶する。

本実施例では、第１図の出力回路（５０）は、デコーダ
（５２）からの信号に応じて、シフト・レジスタ　（７
９）内の並列ステータス・ワード５ＴＡＴをバス（１４
）のデータ・ライン上にラッチするラッチ（５１）で構
成されている。

第４図及び第５図は、第３図のステート・マシン（４６
）のデータ転送及びコマンド／ステータス動作モードの
例を夫々示す状態図である。第４図は、ＦＩＦＯバッフ
ァ（３０）から出力装置（７０）にポート（１０）が一
連のデータを送信する際のデータ送信動作モードを示し
ている。第３図及び第４図を参照すると、コンピュータ
（１２）は、バス（１４）及びバス・インタフェース回
路（３２）を介してＦ　Ｉ　ＦＯバッファ（３０）にデ
ータ列を送信している。コンピュータ（１２）は、その
後、制御レジスタ（４８）に制御データを記憶させる。

この制御データの１ビットＤＭＯＤＥの状態により、ス
テート・マシン（４６）は、データ送信モードか、又は
コマンド／ステータス・モードかの何れであるかを判断
する。制御レジスタ（４８）内の別のビットＲＤＹは、
ステート・マシン（４６）に現在のモードで動作を開始
するように命令する。

第３図及び第４図において、ステート・マシン（４６）
は、ＤＭＯＤＥ信号が最初に真になったときに状態Ｓ１
０に入る。状態ＳＩＯで、ステート・マシン（４６）は
、ＲＤ　　ＦＩＦＯ信号を発生してＦＩＦ○バッファ（
３０）を出力イネーブルし、バッファ　（３０）は、記
憶したデータ・ワードがあれば、そのワードをシフト・
レジスタ（７８）に送る。このＲＤ　　ＦＩＦＯ信号は
、更にシフト・レジスタ（７８）を入力イネーブル状態
にし、ＦＩＦＯバッファ　（３０）からのデータ・ワー
ドを記憶させる。出力装置（７０）のステート・マシン
（７２）は、回路網（７６）が次のＤＡＴＡビットを受
ける準備が出来ると、ハンドシェーキング信号ＶＣＬＫ
を発生する。このＶＣＬＫ信号は入力ＭＵＸ　（２２）
を介してステート・マシン（４６）に送られ、ステート
・マシン（４６）は、このＶＣＬＫ信号をシフト・レジ
スタ、（７８）の制御端子へ送る。ステート・マシン（
７２）がＶＣＬＫ信号を発生するときは常に、シフト・
レジスタ　（７８）は、記憶しているＤＡＴＡワードを
次のビットヘシフトさせ、この出力ビットを出力ＭＵＸ
（２６）を介して回路網（７６）に送る。ステート・マ
シン（４６）は、ＲＤＹビット又はＶＣＬＫ信号が偽（
論理「０」）である限り、状態ＳｌＯに留まっている。

尚、第４図及び第５図において、信号の名称の前の符号
「／」は、その信号が偽、即ち論理「０」であることを
示している。従って、例えば、ｒ　／　ＲＤ　Ｙ　Ｊは
ＲＤＹ信号が偽であることを意味し、ｒＲＤＹＪは、Ｒ
ＤＹ信号が真であることを意味する。また、「＋」は論
理和を、「＊」は論理積を表している。

ステート・マシン（４６）は、ＲＤＹ及びＶＣＬＫの両
信号が共に真であることを検出すると、状態Ｓｌｌに入
り、ＶＣＬＫ信号が再度発生する（真になる）まで待機
する。次にＶＣＬＫ信号が６回続けて真になると、ステ
ート・マシン（４６）は、一連の５つの状Ｂ５１２〜Ｓ
１７まで進む。

状！ＳＩＴに達すると、シフト・レジスタ　（７８）に
記憶された８ビツトのデータ・ワードの中の全部で７ビ
ツトが出力装置（７０）に転送される。

ＶＣＬＫ信号が次に真になると、シフト・レジスタ（７
８）の最後のビットが出力装置（７０）に転送される。

コンビコータ（１２）は、ＦＩＦＯバフファ（３０）の
最後のデータ・ワードに付随しているｒＭＡＲＫＪビッ
トを真に設定し、データ列の最後の印を付ける。このＭ
ＡＲＫビットはステート・マシン（４６）に供給される
。ステート・マシ７（４６）ｌ；！、Ｆ　ＩＦＯバーｚ
７ｙ　（３０）のＭＡＲＫ信号の真状態を検出していな
いときには、状態５１７から状態ＳｌＯに戻る。状態Ｓ
１０では、ＲＤ　　ＦＩＦＯ信号が再度真となり、ＦＩ
ＦＯバッファ（３０）から別のデータ・ワードがシフト
・レジスタ　（７８）に転送される。ＲＤＹビットは、
真のままなので、ステート・マシン（４６）は、シフト
・レジスタ（７８）が次の・ワードの最初の７ビツトを
シフト出力するにつれて、状態ＳＩＯから状態Ｓ１７ま
でのサイクルを再度進行する。

状態Ｓ１７のときに、ステート・マシン（４６）がＭＡ
ＲＫビットの真を検出すると、次のＶＣＬＫ信号に応じ
てステート・マシン（４６）は、状！／ａＳ１８に入る
。状＝ｓｔｇで、ステート・マシン（４６）は、ＲＤＹ
　　ＣＬＲ信号を出力し、制御レジスタ（４８）内のＲ
ＤＹビットを偽に設定する。また、状！！ＪＡＳ　ｌ　
８で、ステート・マシン（４６）は、ＭＡＲＫ　　ＩＮ
Ｔ信号を割込回路（５４）に送信する。この信号により
、割込回路（５４）は、割込信号ＩＮＴをコンピュータ
（１２）に供給する。コンピュータ（１２）は、割込回
路（５４）からのデータを読み込むが、このデータは、
ＭＡＲＫ　　ＩＮＴ信号が割込の原因であることを示し
ている。これにより、ポート（１０）がＦＩＦＯバッフ
ァ（３０）に記憶されたデータ列を出力装置（７０）に
転送完了したことがコンピュータ（１２）に伝達される
。状Ｂ５１８の後で、ステート・マシン（４６）は、状
態Ｓ１０に戻る。この時点でＲＤＹ信号は偽となってい
る。ステート・マシン（４６）は、コンピュータ（１２
）がＦＩＦＯバッファ（３０）のデータを更に転送させ
、ＲＤＹ信号を再び真に設定するまで、状態Ｓ１０に留
まっている。

第５図は、第３図のポー）　（１０）のコマンド及びス
テータス動作モードの動作を示す状態図である。コンピ
ュータ（１２）は、ポート　（１０）を介して出力装置
（７０）にコマンドを送り、それに応じて出力装置（７
０）は、ポー）　（１０）を介してステータス・データ
をコンピュータ（１２）に返す。第３図及び第５図にお
いて、コンピュータ（１２）は、最初に、コマンドを含
むデータ・ワードＣＭＤをポート（ｌＯ）の制御レジス
タ（４８）の中に記憶する。コンピュータ（１２）は、
その後、制御レジスタ（４８）のＤＭＯＤＥピットを偽
に設定して、ステート・マシン（４６）にコマンド及び
ステータス動作モードで動作するように命令する。その
後、コンピュータ（１２）は、制御レジスタ（４８）の
ＲＤＹビットを真に設定する。

ステート・マシン（４６）は、ＤＭＯＤＥビットが最初
に偽になったときに状態Ｓ２０に入る。

状ａｓ２０では、ステート・マシン（４６）は、ＩＤ５
ＴＡＯ信号を真に設定し、ＣＭＤデータ・ワードが出力
ポート　（１０）からシフト・レジスタ（７４）に送ら
れることを出力装置（７０）のステート・マシン（７２
）に伝達する。Ｉ　ＤＳＴＡＯ信号は、シフト・レジス
タ（７９）内をシフトするデータの方向も制御する。Ｉ
Ｄ５ＴＡＯ信号が真になると、シフト・レジスタ（７９
）がイネーブルされ、このシフト・レジスタ（７９）は
、制御レジスタ（４８）からのＣＭＤデータ・ワードを
記憶する。状態Ｓ２０で、ステート・マシン（４６）は
、２つの計数値ＴＣ及びＣＯをリセットするのに内部で
使用されるＣＮＴＲＣＬＲ信号も発生するが、これに関
しては後述する。

ステート・マシン（４６）が制御レジスタ（４８）内の
ＲＤＹビットが真であることを検出すると、ステート・
マシン（４６）は、状Ｂ５２１に切換わり、ＳＣＫ信号
及びＬＳＣ信号を発生する。このＬＳＣ信号は、シフト
・レジスタ（７９）からのＣＭＤワード・データの第１
ビツトをシフトする。このＣＭＤデータ・ワードの第１
ビツトは、出力ＭＵＸ（２６）を通過して出力装置（７
０）のシフト・レジスタ（７４）に送られる。ステート
・マシン（４６）のＳＣＫ信号出力は、出力ＭＵＸ（２
６＞を介してステート・マシン（７２）に送られ、これ
により、ステート・マシン（７２）は、ＣＭＤデータ・
ワードをシフトする制御信号をシフト・レジスタ（７４
）に送る。次の８クロツク・サイクル期間中に、ステー
ト・マシン（４６）は、内部計数値ＴＣを０から８まで
インクリメントする。このＴＣ計数値が８に達すると、
ＴＣビットが偽に設定される。ＴＣビットが真である限
り、ステート・マシン（４６）は、状ｔ！Ｓ２１に留ま
っており、ＳＣＫ信号及びＬＳＣ信号を８回再出力し、
シフト・レジスタ（７９）からのＣＭＤデータ・ワード
の８ビツトを順次シフトさせ、シフト・レジスタ　（７
４）に送る。

このＴＣビットが偽になると、ステート・マシン（４６
）は、状態Ｓ２２に入る。ステート・マシン（４６）は
、この状態Ｓ２２に留まっている間は、別の計数値をイ
ンクリメントし、システム・クロックの各サイクル期間
中にＳＣＫ信号を出力する。この計数値が２になると、
ステート・マシン（４６）は、ＣＯビットを真に設定す
る。このＣＯビットが真になると、ステート・マシンく
４６）は状態Ｓ２３に入る。従って、状態Ｓ２２では、
ステート・マシン（４６）は、２つの追加ｓｃＫ信号パ
ルスをステート・マシン（７２）に送ることになる。ス
テート・マシン（４６）は、その後、状！３２３に入る
と、ＣＮＴＲＣＬＲ信号を出力してＴＣ計数値及びＣＯ
計数値をリセットする。

ステート・マシン（４６）が状態ｓ２２の時ニステート
・マシン（７２）に送られた２つのＳＣＫ　（ｆｆ　号
ハルスにより、ステート・マシン（７２）は、ＩＢＳＹ
Ｏ信号を偽に設定すると共に、ＣＭＤワードをシフト・
レジスタ（７４）から回路網（７６）に転送する。回路
網（７６）は、このコマンドに応じて、５ＴＡＴＵＳワ
ードをシフト・レジスタ　（７４）に人力する。ステー
ト・マシン（７２）は、シフト・レジスタ　（７４）に
このＳＴ　Ａ　Ｔ　Ｕ　Ｓワードを記憶し、その後、Ｉ
ＢＳＹＯ信号を再度出力し、これにより、ステート・マ
シン（４６）は、状態Ｓ２４に遷移する。ステート・マ
シン（４６）は、状Ｂ５２４に入ると、ＩＤ５ＴＡＯ信
号を偽に設定し、５ＴＡＴデータ・ワードのビットをシ
フト・レジスタ（７９）に転送開始することをステート
・マシン（７２）に伝える。この偽に設定されたＩＤ５
ＴＡＯ信号は、シフト・レジスタ（７９）にも５ＴＡＴ
データ・ワードのビットのシフトを開始するように命令
する。

ステート・マシン（４６）は、計数値ＣＯが２に達する
まで、状態Ｓ　２４に留まり、各クロック・サイクル毎
にＳＣＫ信号を再出力し、計数値ＣＯをインクリメント
する。その後、ステート・マシン（４６）は、状態Ｓ２
５に入り、計数値ＴＣが８に達するまで、各システム・
クロックのサイクル期間毎に、数値ＴＣをインクリメン
トし、ＳＣＫ信号及びＬＳＣ信号を再出力する。ＳＣＫ
信号の各パルス毎に、ステート・マシン（７２）は、５
ＴＡＴデータのビットをシフトしてシフト・レジスタ（
７４）から出力させ、ＬＳＣ信号の各パルス毎に、この
５ＴＡＴ信号がシフトしてシフト・レジスタ（７９）に
入力する。計数値ＴＣが８に達すると、ＴＣビットは偽
に設定され、ステート・マシン（４６〉は状態Ｓ２６に
移る。この状態Ｓ２６では、ステート・マシン（４６）
は、ＳＴΔＴ　　ＩＮＴ信号及びＲＤＹ　　ＣＬＲ信号
を出力し、それにより、制御レジスタ（４８）内のＲＤ
Ｙビットを偽に設定する。その後、ステート・マシン（
４６）は、状！？ｌ５２０に再度入り、ＲＤＹビットの
状態が再び真に設定され、コンピュータ（１２）が出力
装置（７０）に別のコマンドを転送しようとしているこ
とが示されるのを待つ。

状態Ｓ２６で出力された５ＴＡＴ　　ＩＮＴ信号により
、割込回路（５４）は、コンピュータ（１２）に割込信
号ＩＮＴを送る。この割込に応じて、コンピュータ（１
２）は、割込回路（５４）からの割込データを読み込み
、この割込が５ＴＡＴ　　ＩＮＴ信号に基づいているか
否かを判断する。

そう判断すると、コンピュータ　（１２）は、シフト・
レジスタ（７９）の５ＴＡＴデータ・ワードを読み込み
、デコーダ（５２）を介してラッチ（５１）をイネーブ
ルし、それにより、シフト・レジスタ　（７９）に記憶
された８ビツトの５ＴＡＴデータ・ワードをバス（１４
）上に出力する。

以上で、コマンド及びステータス動作モードが完了する
。

第６図は、第１図の出カポ−）（１０）によってインタ
フェースされるＮ個の出力装置群を監視する為に、コン
ビ二−タ（１２）がバックグラウンド処理として実行す
るアイドル（遊び）ルーチンの流れ図である。第１図及
び第６図を参照して以下説明する。ステップ（８０）で
、コンピュータ（１２）は、第１の出力装置（装置１）
と通信するようにポー）（１０）を構築する為に、適当
なプログラミング・データをゲート・アレイ（１６）の
プログラミング端子（１８）に送る。

その後、コンピュータ（１２）は、ステップ（８２）で
装置１のステータス（状態）をチエツクする為に、ポー
）　（１０）を介してコマンドを装置ｌに送り、ポート
（１０）からの割込信号を待ち、割込回路（５４）から
の割込信号の種類を判断し、出力回路（５０）から戻さ
れたステータス・データを読み込む。その後、コンピュ
ータ（１２）は、ステータス（８４）で、第２の出力装
置（装置２）と通信するようにポート（１０）を構築し
、上述のステップ（８０）及び（８２）と同様に、ステ
ップ（８６）で装置２のステータスをチエツクする。こ
の過程がコンピュータ（１２）により継続的に実行され
、一連の出力装置の各々と順に通信出来るようにポー）
　（１０）は順次１築され、その度毎に各出力装置のス
テータスがチエツクされる。ステップ（８８）において
、コンピュータ（１２）が出力装置Ｎと通信できるよう
にボー）（１０）を構築した後、ステップ（９０）で、
コンピュータ（１２）は、装置Ｎのステータスをチエツ
クする。かくて、以上の過程を繰返す為、ステータス（
８０）に処理は戻る。

コンビ二−タ（１２）は、第６図に示したアイドル・ル
ーチンと同時に、１以上の他の処理も実行し得る。これ
らの処理を実行することにより、第１図のボー）（１０
）を介して選択された出力装置にデータを転送すること
が出来る。コンピュータ（１２）により実行される処理
が出力装置にデータを］送しようとする場合、第６図の
アイドル・ルーチンの処理は、次の「ステータス・チエ
ツク」の完了後に割込により中断され、コンピュータ（
１２）は、アイドル・ルーチンを再開する前にその割込
ルーチンを実行する。第７図は、出力データ要求に応じ
てコンビ二−タ（１２）が実行する割込ルーチンの処理
を示す流れ図である。

この処理に関して、第１図及び第７図を参照して説明す
る。コンピュータ（１２）は、ステップ（９２）で、選
択された出力装置と通信するようにボー）（１０）を構
築する為に、適当なプログラミング・データをゲート・
アレイ　（１６）のプログラミング端子に送る。その後
、ステップ（９４）で、出力装置に転送するデータをＦ
ＩＦＯバッファ（３０）に書込み、更に、ステップ（９
６）で、制御レジスタ（４８）に適当な制御データを書
込み、ステート・マシン（４６）にＦＩＦＯバッフγ（
３０）から出力装置へデータを転送するように命令する
。ステップ（９８）で、コンピュータ（１２）は、ボー
）（１０）がデータの転送を完了したことを示す割込信
号Ｉ　Ｎ　Ｔを検出するまで待機する。その後、ステッ
プ（１００）で、出力回路（５０）からの割込データを
読み込んで割込要求の出所を確認する。ステップ（１０
２＞にて、割込信号ＩＮＴがデータ転送の完了以外の何
らかの理由に起因するものであると判断されるとくノー
ならば）、コンピュータ（１２〉は、ステップ（１０４
）で、適当な割込処理ルーチンをコールした後、第６図
のアイドル・ルーチンに戻る。ステップ（Ｉ　Ｏ２）で
イエスと判断されると、処理は、直接アイドル・ルーチ
ンに戻る。

上述のように、再構築可能な出力ポートは、インタフェ
ース使用の異なる複数の出力装置の何れともコンピュー
タとのインタフェースを選択的に実現することが出来る
。上述の好適実施例ポートは、ポートの構築に必要なハ
ンドシェーキング、データ経路指定及びデータ変換論理
回路等を実現するプログラマブル・ゲート・アレイを含
んでいる。このポートを介して選択された出力装置と通
信をする以前に、コンビコータは、プログラミング・デ
ータをゲート・アレイに送り、ポートの機能を適切に構
築することが出来る。

以上本発明の好適実施例について説明したが、本発明は
ここに説明した実施例のみに限定されるものではなく、
本発明の要旨を逸脱することなく必要に応じて種々の変
形及び変更を実施し得ることは当業者には明らかである
。

［発明の効果］ 本発明のプログラマブル出力ポートによれば、選択され
た出力装置のインタフェース仕様に適合するインタフェ
ースをコンビ二一夕からのプログラミング・データに応
じて自動的に構築し得るので、異なるインタフェース仕
様の複数の出力装置とコンピュータを１つの装置で完全
にインタフェースし得る。よって、本発明のプログラマ
ブル出力ポートは、極めて汎用性が高く、従来より遥か
に低コストで仕様の異なる複数の出力装置とコンビコー
タとの間のインタフェースを実現出来る。

【図面の簡単な説明】

第１図は、本発明のプログラマブル出力ポートの好適実
施例の構成を示すブロック図、第２図は、第１図の割込
回路の詳細な構成を示すブロック図、第３図は、出力ポ
ート及び出力装置の構成の一例を示すブロック図、第４
図及び第５図は、第３図のステート・マシン（４６）の
動作例を示す状態図、第６図は、第１図の出力ポートに
よってインタフェースされる複数の出力装置群を監視す
る為に、コンピュータがバックグラウンド処理として実
行するアイドル・ルーチンの流れ図、第７図は、データ
出力要求に応じて第１図のコンビ二一夕が実行する割込
ルーチンの処理を示す流れ図である。 （１４）は第１接続手段、（１６）は構築手段（プログ
ラマブル・ゲート・アレイ）、（２２）及び（２６）は
第２接続手段である。 代 理 人 松 隈 秀 盛 ／Ｄ　Ｍ　Ｏｆ）Ｅ ＦＩＧ、　６

Claims (1)

1. 【特許請求の範囲】 異なるインタフェース仕様を有する複数の出力装置から
   選択された装置とコンピュータとの間をインタフェース
   するプログラマブル出力ポートであって、 上記コンピュータからのプログラミング・データに従っ
   て、上記選択された装置のインタフェース仕様に適合し
   た動作をするように、上記コンピュータ及び選択された
   出力装置間のインタフェースを構築する構築手段と、 該構築手段及び上記コンピュータ間に設けられ、上記コ
   ンピュータからの上記プログラミング・データ及び入力
   データを上記構築手段に送る第１接続手段と、 上記構築手段と上記複数の出力装置との間に設けられ、
   上記構築手段の出力データを上記選択された出力装置に
   送る第２接続手段とを具えることを特徴とするプログラ
   マブル出力ポート。