JPH0465781A - 入出力ポート制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、シングルチップマイクロコンピュータ（以
下ワンチップマイコンと呼ぶ）が組込まれたシステムに
おいて、ワンチップマイコンが不測の動作を起こした時
にシステムの誤動作を防ぐ入出力ポート制御回路のフェ
イルセーフ回路に関するものである。

〔従来の技術〕

システムに組み込まれたワンチップマイコンに内蔵され
た回路の故障や中央演算処理装置（以下、ＣＰＵと呼ぶ
）を制御するための命令コードの誤り等により、ＣＰＵ
が不当命令を実行しＣＰＵ内のプログラムカウンタがな
んらかの原因で異常となり、ワンチップマイコンがブロ
クラムされた通りに動作できない状態（以下暴走状態と
呼ぶ）になる場合かある。

このような暴走状態の場合ワンチップマイコンの出力状
態の端子からは、システム設計者の予測不可能なデータ
を出力し、システムの復帰を困難にし、さらに予測不可
能な出カバターンにより、システムに対し危険な情報を
伝達してしまう可能性がある。

このため、ＣＰＵ監視タイマ（以下ウォッチドッグタイ
マと呼ぶ）を用い、ＣＰＵ暴走時にはワンチップマイコ
ンに内臓されたウォッチドッグタイマにより、内部でＣ
ＰＵその他周辺回路に対しリセット信号を与え、周辺回
路の一部であるポートに対しても初期化され、通常入出
力兼用端子は人力になるようになっている。

しかし、この場合もシステム側から見れば、端子は高イ
ンピーダンス状態にあるため、不測のデータをシステム
に対し出力しているに等しい。

この内部で発生したリセット信号によるリセット時で、
これら不測のデータの出力を無くし、システム全体とし
て安全を考えたデータを出力する等のフェイルセーフ技
術か望まれている。

第３図は従来の８ヒツトワンチツプマイコンの構成ブロ
ック図である。

図において、（１）はワンチップマイコン本体で、（２
）のＣＰＵと、（３）のシステムクロック発生回路と、
（４）のリセット制御回路と、（５）のウォッチドッグ
タイマと周辺回路として（６）のＲＯＭ、（７）のＲＡ
Ｍ等種々の回路により構成され、さらに、外部とのデー
タの授受を行うためのポートを複数個備えている。それ
には、（８）の入出力兼用ポート、（９）の出力専用ポ
ート、（ｌＯ）の人力専用ポート等がある。

これら周辺回路とＣＰＵとの間にはデータの授受を行う
線路として、処理ビット数に応じた本数を備えたデータ
バス（ＩＩ）か配線されている。また上記周辺回路、Ｃ
ＰＵには外部リセット信号入力端子（１２）より人力さ
れるリセット信号ＲＥＳＥＴは、共に、内部のＣＰＵ　
（２）およびウォッチドッグタイマ（５）で発生し内部
リセット用配線（１３）を用いて入力されたリセット信
号同様リセット回路（４）を経てリセット信号用配線（
Ｉ４）を用いＲＥＳ信号として、与えられる。

そのため、外部、内部で発生することを問わずリセット
信号は総てＲＥＳ信号１つとなる。

また、ＣＰＵ　（２）から各周辺回路へは、アドレス・
バス（１５）により、アドレスを伝達する。

次に、第４図は第３図の入出力兼用ポート（８）の構成
回路図である。

図において、（８０）はシングルチップマイコン（１）
が外部とデータの授受を行うための端子で、この端子（
８０）は入力として入力配線を用い入力用３ステートバ
ツフア（８１）に人力され、データバス（１１）へデー
タを送られる。またこの端子（８０）はＰチャネルトラ
ンジスタ（８２）のバッファとＮチャネルトランジスタ
（８３）のバッファのドレインに接続され、入出力ポー
ト制御回路（８４）に制御された上記２種のバッファ（
８２）（８３）により３ステートバツフアの出力も兼ね
ている。

次に入出力ポート制御回路（８４）の構成について説明
する。

人出力ポート制御回路（８４）は大別するとアドレスデ
コーダ（８５）と、方向レジスタ（８６）データレジス
タ（８７）とそこの２つのレジスタ（８６）　　（８７
）の出力を受は取る（８８）の３ステ一トバツフア制御
回路（８８）に人力される。

次に動作について説明する。

ワンチップマイコン（１）はシステムクロック発生回路
（３）で発生した基準クロッフグにより動作を行う。

また、ワンチップマイコン（１）は外部リセット端子（
１２）のリセット信号によりリセットされるが、ｃｐｕ
　（２）からまたは、ウォッチドッグタイマ（５）から
の内部発生リセット信号に対してもリセットが掛かる。

そのためワンチップマイコンと外部回路（以下システム
と呼ぶ）とのデータの授受をになう入出力兼用ポート等
入出力ポート（８）に対してリセット信号ＲＥＳが与え
られ、各方向レジスタ（８６）　、データレジスタ（８
７）に人力され、レジスタの内容がクリアされる。通常
、入出力兼用ポートは人力に設定される。その時、端子
（８０）は高インピーダンス状態となる。〔発明が解決
しようとする課題〕従来のワンチップマイコンは以上の
様に構成されていたので、内部および外部の要因による
リセット信号にかかわらず、製品設計時に入出力兼用端
子の状態および出力状態にある端子の出力データか決定
されていた。

そのため、システム設計者はワンチップマイコンの内部
要因によるリセット動作に対し、端子の状態および出力
状態にある端子の出力データを自由に決定することがで
きなかった。

通常、ワンチップマイコンが外部要因によりリセットさ
れた場合、このワンチップマイコンの人出力データをシ
ステム設計者は予測できるか、ＣＰＵ暴走等による内部
要因でのリセットに対しては、入出力兼用端子は入力状
態となり、システム側からは端子のデータを読むことが
不可能となる。このデータは不定となる。このような予
測できない出力に対しシステム側での対応は困難であり
、この不測のデータがシステムに対し不具合な影響を与
える可能性がある等の問題点かあ゛つた。

この発明は上記のような問題点を解消するためになされ
たもので、不測のワンチップマイコンのリセットに対し
て、システム設計者が自由にシステム上でのフェイルセ
ーフを考えたワンチップマイコンから出カバターンを得
ることを目的とする。

〔課題を解決するための手段〕

この発明に係る人出力ポート制御回路は、入出力兼用ポ
ート制御回路にはデータの人出力方向を設定し、記憶す
るための入出力方向レジスタと出力時のデータを記憶す
るための出力データレジスタを、また、出力専用ポート
制御回路には出力データレジスタを、それぞれ複数同一
機能を有するレジスタを備え、外部信号によるリセット
時および、リセット解除後の通常動作時には、入出力端
子に対して有効とするための切換手段を用いて接続する
レジスタと、内部要因により発生したリセット時に、入
出力端子に対して有効とするための切換手段を用いて、
接続されたレジスタをリセットの要因により切換可能に
したものである。

〔作用〕

この発明における人出力ポート制御回路は、リセットの
要因例えば外部と内部の要因により、入出力ポート制御
回路に内蔵された各要因別のレジスタを切換手段を用い
てデータを切換え、前もって外部端子からのリセット信
号によるリセットをされ、リセット解除後に初期設定プ
ログラムで上記内部要因のリセット時に有効となるレジ
スタに、システム設計者がシステムに対し安全な出力デ
ータを設定するためのデータを書き込んで置くことによ
り、内部要因によるリセット時にレジスタに書き込んだ
データにより、ポートの状態を設定する。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図はこの発明の一実施例であるワンチップマイコン
の８ビツトワンチツプマイコンの場合の構成を示すブロ
ック図で、前記従来のものと同様に、（１）はワンチッ
プマイコン本体で、ＣＰＵ　（２）とシステムクロック
発生回路（３）、リセット制御回路（４ａ）　、ウォッ
チドッグタイマ（５）と、周辺回路としてＲＯＭ（６）
、ＲＡＭ　（７）等の回路により構成されている。また
、外部とのデータの授受を行うために複数の入出力兼用
および人力、出力専用端子（８）〜（１０）を備えてい
る。

これら周辺回路とＣＰＵ　（２）の間には従来のものと
同様処理ビット数に対応した本数のデータバス（１５）
が配線され、また、リセット制御回路（４ａ）と上記周
辺回路との間には、リセット信号用配線（１４）が配線
され、内部リセット用配線（１３）より入力されたリセ
ットを出力する内部要因リセット信号用配線（１６）が
、リセット制御回路（４ａ）と各入出力兼用ポート（８
）と出力専用ポート（９）との間に配線されている。こ
の配線を用いて、上記入出力兼用ポートと（８）出力専
用ポート（９）に内部要因によるリセット信号ＩＮＴＥ
ＲＮＡＬ　　ＲＥＳを出力している。

次に、第２図は入出力兼用ポート（８）を例に具体的な
回路図を用いて実施例を示したものである。

こむも貯泥従来のものと同様、（８０）はワンチップマ
イコン（１）の入出力兼用端子で、外部とのデータの授
受を行う。

この端子（８０）は入力として人力用３ステートバツフ
ア（８１）を内蔵し、データハス（１１）へのデータ出
力を行う。

また端子（８０）はＰチャネルトランジスタのバッファ
（８２）とＮチャネルトランジスタのバッファ（８３）
の各ドレインに接続されているため、人出力ポート制御
回路に制御された上記２種のバッファ（８２）　　（８
３）により３ステートバツフアの出力端子も兼ねている
。

入出力ポート制御回路の構成であるが、まずアドレスデ
コーダ（８５）があり、方向レジスタ（８６）を２個、
また、データレジスタ（８７）を２個とこの２種のレジ
スタの出力を受は取る３ステ一トバツフア制御回路（８
８）を備えている。

さらに、２種のレジスタ（８７）と３ステ一トバツフア
制御回路（８８）との間にはスイッチ（８９ｂ）か設け
られ、方向レジスタ（８６）　２個と３ステ一トバツフ
ア制御回路（８８）との間には切換スイッチ（８９ａ）
が、出力データレジスタ（８７）と３ステ一トバツフア
制御回路（８８）との間には、（８９ｂ　）の切換スイ
ッチが設けられている。

次に動作について説明する。

まず、外部リセット端子（１２）より入力されたリセッ
ト信号は、リセット制御回路（４ａ）を経てリセット信
号用配線（１４）を伝い、ＣＰＵ　（２）および周辺回
路をリセットつまり初期化する。

この時入出力兼用端子（８）では２個の方向レジスタ（
８６）と２個の出力データレジスタ（８７）が初期化さ
れ、外部要因によるリセットで有効となるレジスタと３
ステ一トバツフア制御回路（８８）が接続され、初期化
された状態、通常端子が人力状態となる。

次に内部要因により、たとえばウオッチドックタイマ（
５）の内部リセット信号により、ワンチップマイコン（
１）がリセットされた場合、入出力兼用端子（８）では
２個の方向レジスタ（８６）と、２個の出力データレジ
スタ（８７）の内、外部要因により有効になるレジスタ
は初期化されるが、内部要因により有効になるレジスタ
は初期化されず、この時、内部要因により有効になる方
向レジスタ（８６）とデータレジスタ（８７）が、３ス
テートバツフアに対してデータを出力するようスイッチ
が接続される。

それにより、内部要因でのリセット時には、システム設
計者がプログラムした端子のデータを出力することがで
きる。

なお、上記実施例では内部発生リセット配線（１３）は
リセット制御回路を経由していたが、その内部発生の要
因の数だけ、ポートに対し直接またはバッファ経由で入
力してもよく、また、入出力ポートにおいてもその内部
要因リセットの本数たけ内部要因レジスタを、また内部
要因レジスタと３ステ一トバツフア制御回路とを接断す
るスイッチを設けてもよい。

（発明の効果〕 以上の様にこの発明によれば、ワンチップマイコンが外
部リセット信号によりリセットされ、その後のリセット
解除後初期設定プログラムにより、各入出力兼用ポート
および出力専用ポートに設けられた内部要因のリセット
信号により有効となるレジスタに値を設定することによ
り、内部要因でのリセット時にはシステム設計者はポー
トの出力を自由に設定でき、システ・ム上悪影響を及ぼ
さないデータを出力させることが可能となり、システム
設計の自由度が増し、システムの信頼性を向上する効果
がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による内部リセットによる
入出力ポート制御回路を内蔵した８ビツトワンチツプマ
イコンの構成ブロック図、第２図は第１図の入出力兼用
ポート（８０）の一実施例を示す回路図、第３図は従来
のワンチップマイコンの構成ブロック図、第４図は第１
図の入出力兼用ポートの具体的な回路図である。 １・−ワンチップマイコン本体、２−ＣＰ　Ｕ、４　ａ
−−−リセット制御回路、５−・ウォッチドッグタイマ
、８・・・入出力兼用ポート、９−出力専用ポート。 なお、図中、同一符号は同一　または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 中央演算処理装置とこの中央演算処理装置の誤った動作
   に対応してリセット信号を発生する内部リセット発生回
   路を有し、複数の入出力端子および出力専用端子と、外
   部からのリセット信号を入力するリセット入力端子を備
   えたシングルチップマイクロコンピュータに於いて、上
   記入出力兼用端子に対し制御を行う入出力兼用ポート制
   御回路に、ポートの入出力状態を設定するためのデータ
   ラッチ回路と前記入出力兼用ポート制御回路に、また上
   記出力専用端子に対し制御を行う出力専用ポート制御回
   路に、ポートの出力データを設定するためのデータラッ
   チ回路を各制御回路において同一機能のレジスタを複数
   個備え、同一機能のデータラッチ回路と各端子のバッフ
   ァ回路との間に、外部リセット入力時および通常動作時
   にデータを伝達する切換手段と、また、内部要因で発生
   したりリセット信号によるリセット時にデータを伝達す
   る切換手段を設け、外部リセット入力によるリセット時
   および通常動作時とその他の要因によるリセット時で、
   複数のデータラッチ回路を切換可能にしたことを特徴と
   する入出力ポート制御回路。