JPS58119026A - プログラマブル・コントロ−ラの入出力デ−タ伝送方式 - Google Patents
プログラマブル・コントロ−ラの入出力デ−タ伝送方式Info
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- JPS58119026A JPS58119026A JP140782A JP140782A JPS58119026A JP S58119026 A JPS58119026 A JP S58119026A JP 140782 A JP140782 A JP 140782A JP 140782 A JP140782 A JP 140782A JP S58119026 A JPS58119026 A JP S58119026A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/054—Input/output
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/38—Information transfer, e.g. on bus
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- G06F13/4247—Bus transfer protocol, e.g. handshake; Synchronisation on a daisy chain bus
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- G—PHYSICS
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- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/11—Plc I-O input output
- G05B2219/1129—Serial addressed modules on bus
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- G—PHYSICS
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- G05B2219/10—Plc systems
- G05B2219/15—Plc structure of the system
- G05B2219/15018—Communication, serial data transmission, modem
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- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/15—Plc structure of the system
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- Quality & Reliability (AREA)
- Automation & Control Theory (AREA)
- Information Transfer Systems (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はプログラマブルｒコン１〜ローうに関し、特
に、入出力装置をコントローラ本体と分離して構成する
場合のコントローラ本体と入出力装置部の入出力データ
伝送方式に関する。
に、入出力装置をコントローラ本体と分離して構成する
場合のコントローラ本体と入出力装置部の入出力データ
伝送方式に関する。
最近では、一般の機械プラント等の制御システムにおい
て、プログラマブル・コントローラを用いた比較的大規
模な集中制御システムがよ（見られる。このような集中
制御システムにおいては、多くの場合、例えばリミット
スイッチ、ｗＡ度スイッチ、近接スイッチ、光電スイッ
チ等の各種入力機器やモータ、プランジャ、電磁弁等の
各種出力機器がそれぞれ別−′の信号線で中央の制御装
置に接続されている。この場合、これらの入出力機器の
数が多くて、しかも各入出力機器が比較的広い空間に分
散しているシステムでは、各入出力機器と中央制ｍ装置
を結ぶ配線スペースや配線コストが大きな問題となって
おり、この間の信号伝送を適宜な多重伝送を応用して簡
便化したいとの要望が強い。
て、プログラマブル・コントローラを用いた比較的大規
模な集中制御システムがよ（見られる。このような集中
制御システムにおいては、多くの場合、例えばリミット
スイッチ、ｗＡ度スイッチ、近接スイッチ、光電スイッ
チ等の各種入力機器やモータ、プランジャ、電磁弁等の
各種出力機器がそれぞれ別−′の信号線で中央の制御装
置に接続されている。この場合、これらの入出力機器の
数が多くて、しかも各入出力機器が比較的広い空間に分
散しているシステムでは、各入出力機器と中央制ｍ装置
を結ぶ配線スペースや配線コストが大きな問題となって
おり、この間の信号伝送を適宜な多重伝送を応用して簡
便化したいとの要望が強い。
従来から各種の多重伝送システムが知られており、これ
をプログラマブル・コントローラにおける入出力データ
の伝送に利用したものもある。しかし、従来の多重伝送
システムは、各端末に固有のアドレスを割り当て、各端
末にはそのアドレスを判断する回路を有し、このアドレ
ス判別回路を含む伝送制御手順が非常に複雑かつ高度で
あり、従って高価な装置となっている。勿論、そのよう
な高度な回路方式とする意義はある訳であるが、プログ
ラマブル・コントローラにおける入出力データ伝送シス
テムに不必要な機能が多く、そのため上述の要望に適切
に応え得るものではなかった。
をプログラマブル・コントローラにおける入出力データ
の伝送に利用したものもある。しかし、従来の多重伝送
システムは、各端末に固有のアドレスを割り当て、各端
末にはそのアドレスを判断する回路を有し、このアドレ
ス判別回路を含む伝送制御手順が非常に複雑かつ高度で
あり、従って高価な装置となっている。勿論、そのよう
な高度な回路方式とする意義はある訳であるが、プログ
ラマブル・コントローラにおける入出力データ伝送シス
テムに不必要な機能が多く、そのため上述の要望に適切
に応え得るものではなかった。
この発明は上述した従来の問題点に鑑みなされたもので
あり、その目的は、コントローラ本体と入出力装置とを
直列データ線とクロック信号線の２本の信号線で結び、
かつ入出力装置側にはアドレス判別回路が不要で、面倒
な伝送制御手順を介することなくコントローラ本体から
入出力装置への出力データの伝送および入出力装置から
コントローラ本体への入力データの伝送を行なえるよう
にしたプログラマブル・コントローラの入出力データ伝
送方式を提供することにある。
あり、その目的は、コントローラ本体と入出力装置とを
直列データ線とクロック信号線の２本の信号線で結び、
かつ入出力装置側にはアドレス判別回路が不要で、面倒
な伝送制御手順を介することなくコントローラ本体から
入出力装置への出力データの伝送および入出力装置から
コントローラ本体への入力データの伝送を行なえるよう
にしたプログラマブル・コントローラの入出力データ伝
送方式を提供することにある。
以下、この発明の実施例を図面に基づいて詳細に説明す
る。
る。
第１図はこの発明を適用したプログラマブル・コントロ
ーラ・システムの全体の概略構成を示すブロック図であ
る。このプログラマブル−コントローラは、コントロー
ラ本体１と複数台の入出力装置２，２．・・・・・・と
に分割構成されている。この実施例における複数台の入
出力装置２．２．・・・・・・は全く同一構成である。
ーラ・システムの全体の概略構成を示すブロック図であ
る。このプログラマブル−コントローラは、コントロー
ラ本体１と複数台の入出力装置２，２．・・・・・・と
に分割構成されている。この実施例における複数台の入
出力装置２．２．・・・・・・は全く同一構成である。
各入出力装置ｉ！２には、リミットスイッチ等の各種入
力機器が接続される４つの入力端子と、モータやプラン
ジャ等の各積出力機器が接続される４つの出力端子を備
える。各入力端子に印加される信号を外部入力信号と称
し、この信号にＩＮｌ 〜■Ｎ４．ＩＮ５〜ｒＮ８．Ｉ
Ｎ９〜ＴＮ１２という各別の番号を付ける。同様に、入
出力装置２の出力端子から出力される信号を外部出力信
号と称し、この信号に０ＵＴ１〜０ＵＴ４，０ＵＴ５〜
０ＵＴ８，０ＵＴ９〜ｏＵＴ１２という各別の識別番号
を付ける。
力機器が接続される４つの入力端子と、モータやプラン
ジャ等の各積出力機器が接続される４つの出力端子を備
える。各入力端子に印加される信号を外部入力信号と称
し、この信号にＩＮｌ 〜■Ｎ４．ＩＮ５〜ｒＮ８．Ｉ
Ｎ９〜ＴＮ１２という各別の番号を付ける。同様に、入
出力装置２の出力端子から出力される信号を外部出力信
号と称し、この信号に０ＵＴ１〜０ＵＴ４，０ＵＴ５〜
０ＵＴ８，０ＵＴ９〜ｏＵＴ１２という各別の識別番号
を付ける。
コントローラ本体１は、全体の制御の中枢となるＣＰＵ
３ （中央処理ユニット）と、ＣＰｔＪ３によって実行
されるシステムプログラムを格納したシステムプログラ
ムメモリ４と、ＣＰ ＬＪ ３によって各種可変データ
の一時格納エリアと使われるシステムデータメモリ５と
、使用者が任意に設定したシーケンス１１１１プログラ
ムが格納されるユーザプログラムメモリ６と、上記入出
力袋＠２における外部入出力信号と対応した入出力デー
タのバッファメモリとなる入出カメモリ７と、コントロ
ーラ本体１から入出力装置２に出力データを与えるとと
もに、入出力装置２からの入力データをコントローラ本
体１に取込むためのインターフェイスとなる入出力ボー
ト８を備えている。
３ （中央処理ユニット）と、ＣＰｔＪ３によって実行
されるシステムプログラムを格納したシステムプログラ
ムメモリ４と、ＣＰ ＬＪ ３によって各種可変データ
の一時格納エリアと使われるシステムデータメモリ５と
、使用者が任意に設定したシーケンス１１１１プログラ
ムが格納されるユーザプログラムメモリ６と、上記入出
力袋＠２における外部入出力信号と対応した入出力デー
タのバッファメモリとなる入出カメモリ７と、コントロ
ーラ本体１から入出力装置２に出力データを与えるとと
もに、入出力装置２からの入力データをコントローラ本
体１に取込むためのインターフェイスとなる入出力ボー
ト８を備えている。
周知のように、この穆のプログラマブル・コントローラ
におけるユーザプログラムの実行動作は、基本的に、ユ
ーザプログラムメモリ６からユーザ命令を順次読出し、
各ユーザ命令に従って入出カメモリ７に格納されている
入出力データ間の演算処理をし、かつその演算結果によ
って入出カメモリ７中の出力データを更新することであ
り、またユーザプログラムの実行と同期して入出力装置
ｆ２からの入力データを入出カメモリ７の所定エリアに
書込む入力更新動作と、入出カメモリ７の所定エリアの
出力データを入出力装置２に転送する出力更新動作が行
なわれ、これにより入出力袋ｗ１２に与えられる入力デ
ータと入出力袋＠２から出力する出力データとの関係に
おいて、ユーザプログラムにて指定されたシーケンス状
態が作り出される訳である。この発明に係る入出力デー
タ伝送方式は、上記入力更新動作および出力更新動作を
行なうために、コントローラ本体１と入出力装置２との
間で行なわれる入出力データの伝送を行なうものである
。
におけるユーザプログラムの実行動作は、基本的に、ユ
ーザプログラムメモリ６からユーザ命令を順次読出し、
各ユーザ命令に従って入出カメモリ７に格納されている
入出力データ間の演算処理をし、かつその演算結果によ
って入出カメモリ７中の出力データを更新することであ
り、またユーザプログラムの実行と同期して入出力装置
ｆ２からの入力データを入出カメモリ７の所定エリアに
書込む入力更新動作と、入出カメモリ７の所定エリアの
出力データを入出力装置２に転送する出力更新動作が行
なわれ、これにより入出力袋ｗ１２に与えられる入力デ
ータと入出力袋＠２から出力する出力データとの関係に
おいて、ユーザプログラムにて指定されたシーケンス状
態が作り出される訳である。この発明に係る入出力デー
タ伝送方式は、上記入力更新動作および出力更新動作を
行なうために、コントローラ本体１と入出力装置２との
間で行なわれる入出力データの伝送を行なうものである
。
コントローラ本体１はデータ伝送のための端子として、
直列データ入出力端子ＳＤＴとクロック信号出力端子Ｃ
ＫＴとを備えている。直列データ入出力端子ＳＤＴに印
加される信号はレシーバ９を介して入力ボートＰ１に印
加される。出力ボートシＰ２からの信号はドライバ１０
を介して直列データ入出力端子ＳＤＴに出力される。こ
のドライバ１０は出力ボートＰ３からの信号によって禁
止される。クロック信号出力端子ＣＫＴには出力ボート
Ｐ４から出力されるクロック信号がドライバ１１を介し
て出力される。
直列データ入出力端子ＳＤＴとクロック信号出力端子Ｃ
ＫＴとを備えている。直列データ入出力端子ＳＤＴに印
加される信号はレシーバ９を介して入力ボートＰ１に印
加される。出力ボートシＰ２からの信号はドライバ１０
を介して直列データ入出力端子ＳＤＴに出力される。こ
のドライバ１０は出力ボートＰ３からの信号によって禁
止される。クロック信号出力端子ＣＫＴには出力ボート
Ｐ４から出力されるクロック信号がドライバ１１を介し
て出力される。
入出力装置２はデータ伝送を行なうための端子として、
左直列データ入出力端子５ＤＩ−と右型列データ入出力
端子ＳＤＲ，クロック信号入力端子ＣＫＬとクロック信
号出力端子ＣＫＲを有している。３台の入出力装置２は
、互いの右直列データ入出力端子ＳＤＲと左直列データ
入出力端子ＳＱＬが直列データ線１２で接続され、互い
のクロック信号出力端子ＣＫＲとクロック信号入力端子
ＣＫＬがクロック信号線１３で接続され、この画伝送線
１２．１３によって３台が直列接続されている。また左
端の入出力装置２の左直列データ入出力端子ＳＤＬはコ
ントローラ本体１の直列データ入出力端子ＳＤＴと直列
データ［１１２でもって接続され、またそのクロック信
号入力端子ＣＫ Ｌはコントローラ本体１のクロック信
号出力端子ＣＫＴとクロック信号線１３でもって接続さ
れている。
左直列データ入出力端子５ＤＩ−と右型列データ入出力
端子ＳＤＲ，クロック信号入力端子ＣＫＬとクロック信
号出力端子ＣＫＲを有している。３台の入出力装置２は
、互いの右直列データ入出力端子ＳＤＲと左直列データ
入出力端子ＳＱＬが直列データ線１２で接続され、互い
のクロック信号出力端子ＣＫＲとクロック信号入力端子
ＣＫＬがクロック信号線１３で接続され、この画伝送線
１２．１３によって３台が直列接続されている。また左
端の入出力装置２の左直列データ入出力端子ＳＤＬはコ
ントローラ本体１の直列データ入出力端子ＳＤＴと直列
データ［１１２でもって接続され、またそのクロック信
号入力端子ＣＫ Ｌはコントローラ本体１のクロック信
号出力端子ＣＫＴとクロック信号線１３でもって接続さ
れている。
すなわち、３台の入出力装置にはコントローラ本体１と
直列データ線１２およびクロック信号線１３を介して直
列に接続されており、右端の入出力＠置２の右直列デー
タ入出力端子ＳＤＲとクロック信号出力端子ＣＫＲは開
放されている。なお、この開放されている右直列データ
入出力端子ＳＤＲおよびクロック信号出力端子ＣＫＲに
更に直列に他の入出力装置２を接続することができる。
直列データ線１２およびクロック信号線１３を介して直
列に接続されており、右端の入出力＠置２の右直列デー
タ入出力端子ＳＤＲとクロック信号出力端子ＣＫＲは開
放されている。なお、この開放されている右直列データ
入出力端子ＳＤＲおよびクロック信号出力端子ＣＫＲに
更に直列に他の入出力装置２を接続することができる。
第２図は１台の入出力装置２の詳細な回路図を示してい
る。同図に示すように、この入出力装置２はコントロー
ラ本体１と直列データ線１２およびクロック信号線１３
によって接続される双方向シフトレジスタ１４と、この
シフトレジスタ１４の並列出力端Ｑ１〜Ｑ４に接続され
たラッチ回路１５と、このラッチ回路１５の出力を外部
出力信号０ＵＴＩ〜０ＵＴ４−とじて並列に出力するド
ライバ１６と、外部入力信号ＩＮ１〜ｒＮ４を並列に受
けて上記シフトレジスタ１４の並列入力端Ｄ１〜Ｄ４に
印加するレシーバ１７と、クロック信号線１３のクロッ
ク信号が休止して該信号線１３のレベルが一定時間以上
固定されたのを検出し、上記ラッチ回路１５のラッチ信
号、上記シフトレジスタ１４の並列データ読込信号ＬＤ
およびシフト方向制御信号Ｌ／Ｒを作る制御回路１８と
を備えている。また左直列データ入出力端子ＳＤＬに印
加される信号はドライバ１つを介してシフトレジスタ１
４の左直列データ入力端Ｌｌに入力される。またシフト
レジスタ１４の右直列出力信号Ｑ１はゲート付のドライ
バ２０を介して左直列データ入出力端子ＳＤＬに出力さ
れる。同様に、右直列データ入出力端子ＳＤＲに印加さ
れる信号はレシーバ２１を介してシフトレジスタ１４の
右直列データ入力端Ｒ１に入力される。シフ１−レジス
タ１４の右直列出力信号Ｑ４がゲート付ドライバ２２を
介して右直列データ入出力端子８Ｉ’）Ｒに出力される
。クロック信号入力端子ＣＫＬに印加される信号はレシ
ーバ２３を介して受信され、シフトレジスタ１４のシフ
トクロック信号ＣＫに入力されるとともに、制御回路１
８に入力され、またドライバ２４を介してクロック信号
出力端子ＣＫＲに出力される。
る。同図に示すように、この入出力装置２はコントロー
ラ本体１と直列データ線１２およびクロック信号線１３
によって接続される双方向シフトレジスタ１４と、この
シフトレジスタ１４の並列出力端Ｑ１〜Ｑ４に接続され
たラッチ回路１５と、このラッチ回路１５の出力を外部
出力信号０ＵＴＩ〜０ＵＴ４−とじて並列に出力するド
ライバ１６と、外部入力信号ＩＮ１〜ｒＮ４を並列に受
けて上記シフトレジスタ１４の並列入力端Ｄ１〜Ｄ４に
印加するレシーバ１７と、クロック信号線１３のクロッ
ク信号が休止して該信号線１３のレベルが一定時間以上
固定されたのを検出し、上記ラッチ回路１５のラッチ信
号、上記シフトレジスタ１４の並列データ読込信号ＬＤ
およびシフト方向制御信号Ｌ／Ｒを作る制御回路１８と
を備えている。また左直列データ入出力端子ＳＤＬに印
加される信号はドライバ１つを介してシフトレジスタ１
４の左直列データ入力端Ｌｌに入力される。またシフト
レジスタ１４の右直列出力信号Ｑ１はゲート付のドライ
バ２０を介して左直列データ入出力端子ＳＤＬに出力さ
れる。同様に、右直列データ入出力端子ＳＤＲに印加さ
れる信号はレシーバ２１を介してシフトレジスタ１４の
右直列データ入力端Ｒ１に入力される。シフ１−レジス
タ１４の右直列出力信号Ｑ４がゲート付ドライバ２２を
介して右直列データ入出力端子８Ｉ’）Ｒに出力される
。クロック信号入力端子ＣＫＬに印加される信号はレシ
ーバ２３を介して受信され、シフトレジスタ１４のシフ
トクロック信号ＣＫに入力されるとともに、制御回路１
８に入力され、またドライバ２４を介してクロック信号
出力端子ＣＫＲに出力される。
制御回路１８は、コントローラ本体１からクロック信号
ｌ１１１３に出力されるりＯツク信号の周期をＴｏとす
ると、そのクロック信号が休止されて信号線１３の信号
レベルがＨレベルまたはＬレベルに固定され、上記クロ
ック周期ＴＯより充分大きな一定時間Ｔ１以上連続した
ことを検出するものである。この検出は、ＦＯＲ回路２
５とタイマ回路２６と７リツプ７０ツブ２７とによって
行なわれる。フリップフロップ２７は電源投入時に初期
リセットされる。フリップ７０ツブ２７の出力■とレシ
ーバ２３の出力信号ａ （クロック１１１３の信号）と
がＦＯＲ回路２５に入力され、その出力信号すがタイマ
回路２６に入力され、その出力信号Ｃによってフリップ
フロップ２７が反転制御されるようになっている。
ｌ１１１３に出力されるりＯツク信号の周期をＴｏとす
ると、そのクロック信号が休止されて信号線１３の信号
レベルがＨレベルまたはＬレベルに固定され、上記クロ
ック周期ＴＯより充分大きな一定時間Ｔ１以上連続した
ことを検出するものである。この検出は、ＦＯＲ回路２
５とタイマ回路２６と７リツプ７０ツブ２７とによって
行なわれる。フリップフロップ２７は電源投入時に初期
リセットされる。フリップ７０ツブ２７の出力■とレシ
ーバ２３の出力信号ａ （クロック１１１３の信号）と
がＦＯＲ回路２５に入力され、その出力信号すがタイマ
回路２６に入力され、その出力信号Ｃによってフリップ
フロップ２７が反転制御されるようになっている。
タイマ回路２６はその入力信号すがＬレベルになり、上
述した一定時間Ｔ１だけ連続してＬレベルになったとき
に出力信号Ｃを出力し、フリップフロップ２７を反転さ
せる。従ってこのタイマ回路２６は、フリップフロップ
２７がセットされてＱ−Ｈとなっているときは、クロッ
ク信号線１３の信号ａがＴ１時間以以上−ベルにな−）
だのを検出するように作用し、またフリップフロップ２
７がリセットされてＱ−１となった場合は、クロック信
号線１３の信号ａが時間Ｔ１以以上−ベルに固定された
のを検出するように作用する。
述した一定時間Ｔ１だけ連続してＬレベルになったとき
に出力信号Ｃを出力し、フリップフロップ２７を反転さ
せる。従ってこのタイマ回路２６は、フリップフロップ
２７がセットされてＱ−Ｈとなっているときは、クロッ
ク信号線１３の信号ａがＴ１時間以以上−ベルにな−）
だのを検出するように作用し、またフリップフロップ２
７がリセットされてＱ−１となった場合は、クロック信
号線１３の信号ａが時間Ｔ１以以上−ベルに固定された
のを検出するように作用する。
フリップ７０ツブ２７のＱ出力はシフトレジスタ１４の
シフト方向制御信＠ Ｌ ／ Ｒとなり、Ｑ＝Ｌのとき
はシフトレジスタ１４は右シフトモードとなり、Ｑ−１
−１のときは左シフトモードとなる。
シフト方向制御信＠ Ｌ ／ Ｒとなり、Ｑ＝Ｌのとき
はシフトレジスタ１４は右シフトモードとなり、Ｑ−１
−１のときは左シフトモードとなる。
フリップフロップ２７のｄ出力は直列データドライバ２
０および２２の禁止信号となり、◇＝１−となるシフト
レジスタ１４の左シフトモードのときにドライバ２０．
２２が禁止されるようになっている。
０および２２の禁止信号となり、◇＝１−となるシフト
レジスタ１４の左シフトモードのときにドライバ２０．
２２が禁止されるようになっている。
また、フリップフロップ２７のＱ出力がＨレベルに立上
がったのが立上り検出用の微分回路２８で検出され、こ
の微分回路２８の出力パルスが上記ラッチ回路１５のラ
ッチ信号ＧＫとして印加される。フリップフロップ２７
のＱ出力は遅延回路２９で僅かに遅延され、その遅延出
力は立上り検出用の微分回路３０に入力され、この微分
回路３０からの出力パルスが上記シフトレジスタ１４の
並列データ読込信号ＬＤとして印加される。
がったのが立上り検出用の微分回路２８で検出され、こ
の微分回路２８の出力パルスが上記ラッチ回路１５のラ
ッチ信号ＧＫとして印加される。フリップフロップ２７
のＱ出力は遅延回路２９で僅かに遅延され、その遅延出
力は立上り検出用の微分回路３０に入力され、この微分
回路３０からの出力パルスが上記シフトレジスタ１４の
並列データ読込信号ＬＤとして印加される。
上記のように構成された入出力装置２が３台直列に接続
されることにより、全体として番よ４×３＝１２ビツト
の双方向シフトレジスタが構成され、その左端の左直列
データ入出力端子ＳＤＬおよびクロック信号入力端子Ｃ
ＫＬがコントローラ本体１に接続されている。
されることにより、全体として番よ４×３＝１２ビツト
の双方向シフトレジスタが構成され、その左端の左直列
データ入出力端子ＳＤＬおよびクロック信号入力端子Ｃ
ＫＬがコントローラ本体１に接続されている。
次にコントローラ本体１側の入出力データの伝送動作に
ついて説明する。コントローラ本体１Ｇ、ｔ。
ついて説明する。コントローラ本体１Ｇ、ｔ。
入出力ボート８のボートＰ４からドライバ１１を介して
上記クロック信号線１３に所定数のクロック信号を送出
して上記シフトレジスタ１４を右シフトすると同時に、
これに同期してボートＰ２力１らドライバ１０を介して
上記直列データ線１２に出力データを順次直列に出力す
ることにより、これら出力データを−Ｆ記シフトレジス
タ１４にセットし、その後上記クロック信号線のレベル
を一定時間Ｔ１以上固定することにより一ト記シフトレ
ジスタ１４にセットされた上記出力データを上記ラッチ
回路１５にラッチさせるとともに、上記レシーバ１７か
らの入力データを上記シフトレジスタ１４に読込ませ、
また上記シフトレジスタ１４のシフト方向制御信号Ｌ／
Ｒを反転させ、その侵クロック信号線１３に所定数のク
ロック信号を送出してシフトレジスタ１４を上記とは逆
の左方向にシフトさせ、シフトレジスタ１４にセラ１〜
された入力データを直列データ線１２．レシーバ９を介
して入出力ボート８のポートＰ１から順次コントローラ
本体１に取込むように動作づる。この動作はＣＰｔＪ３
がシステムプログラムメモリ４に格納された入出力デー
タ伝送ルーチンを実行することによって行なわれる。
上記クロック信号線１３に所定数のクロック信号を送出
して上記シフトレジスタ１４を右シフトすると同時に、
これに同期してボートＰ２力１らドライバ１０を介して
上記直列データ線１２に出力データを順次直列に出力す
ることにより、これら出力データを−Ｆ記シフトレジス
タ１４にセットし、その後上記クロック信号線のレベル
を一定時間Ｔ１以上固定することにより一ト記シフトレ
ジスタ１４にセットされた上記出力データを上記ラッチ
回路１５にラッチさせるとともに、上記レシーバ１７か
らの入力データを上記シフトレジスタ１４に読込ませ、
また上記シフトレジスタ１４のシフト方向制御信号Ｌ／
Ｒを反転させ、その侵クロック信号線１３に所定数のク
ロック信号を送出してシフトレジスタ１４を上記とは逆
の左方向にシフトさせ、シフトレジスタ１４にセラ１〜
された入力データを直列データ線１２．レシーバ９を介
して入出力ボート８のポートＰ１から順次コントローラ
本体１に取込むように動作づる。この動作はＣＰｔＪ３
がシステムプログラムメモリ４に格納された入出力デー
タ伝送ルーチンを実行することによって行なわれる。
第３図はその入出力データ伝送ルーチンの概要を示すフ
ローチャートである。このフロルチャートに従ってデー
タ伝送動作を詳細に説明すると、最初のステップ３０１
出力ボートＰ４をＬレベルにする。次のステップ３０２
では１番最後の出力データ０ＵＴ１２のアドレスを設定
する。次のステップ３０３では設定されたアドレスの出
力データ０ＵＴ１２を出力ポートＰ２から出力する。な
お、このとき出力ポートＰ３からの信号によってドライ
バ１０を働かすのは勿論である。
ローチャートである。このフロルチャートに従ってデー
タ伝送動作を詳細に説明すると、最初のステップ３０１
出力ボートＰ４をＬレベルにする。次のステップ３０２
では１番最後の出力データ０ＵＴ１２のアドレスを設定
する。次のステップ３０３では設定されたアドレスの出
力データ０ＵＴ１２を出力ポートＰ２から出力する。な
お、このとき出力ポートＰ３からの信号によってドライ
バ１０を働かすのは勿論である。
次のステップ３０４では出力ポートＰ４の信号をＨレベ
ルにする。次のステップ３０５ではクロック信号の周期
ＴＯより多少短い１時間だけカウントする。１時間経過
後のステップ３０６では出力ポートＰ４の信号をＬレベ
ルにする。次のステップ３０７では出力データ０ＵＴ１
までの伝送を終了したか否かを判断する。伝送を終了し
ていない場合はステップ３０８に進み、出力データのア
ドレスを１だけ減算し、出力データ０ＵＴ１１のアドレ
スを設定する。そして、先のステップ３０３に戻る。
ルにする。次のステップ３０５ではクロック信号の周期
ＴＯより多少短い１時間だけカウントする。１時間経過
後のステップ３０６では出力ポートＰ４の信号をＬレベ
ルにする。次のステップ３０７では出力データ０ＵＴ１
までの伝送を終了したか否かを判断する。伝送を終了し
ていない場合はステップ３０８に進み、出力データのア
ドレスを１だけ減算し、出力データ０ＵＴ１１のアドレ
スを設定する。そして、先のステップ３０３に戻る。
以上のステップ３０３→３０４→３０５→３０６→３０
７→３０８が出力データ０ＬＩ７１２〜０ＵＴＩについ
て繰り返されることにより、各出力データがクロック信
号に同期してコントｌコーラ本体１から出力される。
７→３０８が出力データ０ＬＩ７１２〜０ＵＴＩについ
て繰り返されることにより、各出力データがクロック信
号に同期してコントｌコーラ本体１から出力される。
上述の出力データ伝送動作が終了するとステップ３０７
からステップ３０９に進み、出力ポートＰ４の信号をＨ
レベルにする。次のステップ３１０では上記制御回路１
８を働かすのに必要なＴ１時間をカウントする。これに
よってクロック信号線１３の信号レベルがＴ１時間以−
ｈ １−ルベルに固定されることとなり、制御回路１８
が動作し、シフトレジスタ１４にセットされた出力デー
タがラッチ回路１５にラッチされてドライバ１６を介し
て出力されるとともに、レシーバ１７からの入力データ
がシフトレジスタ１４にｂ売込まれ、またシフトレジス
タ１４のシフト方向が反転される。
からステップ３０９に進み、出力ポートＰ４の信号をＨ
レベルにする。次のステップ３１０では上記制御回路１
８を働かすのに必要なＴ１時間をカウントする。これに
よってクロック信号線１３の信号レベルがＴ１時間以−
ｈ １−ルベルに固定されることとなり、制御回路１８
が動作し、シフトレジスタ１４にセットされた出力デー
タがラッチ回路１５にラッチされてドライバ１６を介し
て出力されるとともに、レシーバ１７からの入力データ
がシフトレジスタ１４にｂ売込まれ、またシフトレジス
タ１４のシフト方向が反転される。
コントローラ本体１側では次のステップ３１１で１番目
の入力データＩＮＩのアドレスを設定する。次のステッ
プ３１２では上記遅延回路２９の遅延時間Ｔ２だけ待機
する。また出力ポートＰ３からの信号によりドライバ１
０を禁止する。次のステップ３１３では入カポ−１−１
） １に印加される入力データを読込み、設定されたア
ドレスに格納する。次のステップ３１４では出力ポート
Ｐ４の信号をＬレベルにする。次のステップ３１５では
上記時間Ｔをカウントする。次のステップ３１６では出
力ポートＰ４の信号をＨレベルにる。次のステップ３１
７では入力データｌＮｌ２までのデータ取込みが終了し
たか否かを判断する。終了していない場合はステップ３
１８に進み、入力データのアドレスを歩進し、２１目の
入力信号ＩＮ２のアドレスを設定する。その後先のステ
ップ３１３に戻る。
の入力データＩＮＩのアドレスを設定する。次のステッ
プ３１２では上記遅延回路２９の遅延時間Ｔ２だけ待機
する。また出力ポートＰ３からの信号によりドライバ１
０を禁止する。次のステップ３１３では入カポ−１−１
） １に印加される入力データを読込み、設定されたア
ドレスに格納する。次のステップ３１４では出力ポート
Ｐ４の信号をＬレベルにする。次のステップ３１５では
上記時間Ｔをカウントする。次のステップ３１６では出
力ポートＰ４の信号をＨレベルにる。次のステップ３１
７では入力データｌＮｌ２までのデータ取込みが終了し
たか否かを判断する。終了していない場合はステップ３
１８に進み、入力データのアドレスを歩進し、２１目の
入力信号ＩＮ２のアドレスを設定する。その後先のステ
ップ３１３に戻る。
以上のステップ３１３→３１４→３１５→３１６→３１
７→３１８が入力データＩＮ１〜ｌＮｌ２分だけ繰り返
されることにより、シフトレジスタ１４にセットされた
各入力信号が順番に入力ボートＰ１に取込まれ、入出カ
メモリ７の所定エリアに順次書込まれる。この入力デー
タの取込み動作が終了すると、ステップ３１７からステ
ップ３１９に進み、出力ポートＰ４の信号をＨレベルに
する。次のステップ３２０で制御回路１８を動作させる
のに必要な時間Ｔ１をカウントする。これにより制御回
路１８は初期状態に復帰する。以上の動作をユーザプロ
グラムの実行動作と並行して行なうものである。
７→３１８が入力データＩＮ１〜ｌＮｌ２分だけ繰り返
されることにより、シフトレジスタ１４にセットされた
各入力信号が順番に入力ボートＰ１に取込まれ、入出カ
メモリ７の所定エリアに順次書込まれる。この入力デー
タの取込み動作が終了すると、ステップ３１７からステ
ップ３１９に進み、出力ポートＰ４の信号をＨレベルに
する。次のステップ３２０で制御回路１８を動作させる
のに必要な時間Ｔ１をカウントする。これにより制御回
路１８は初期状態に復帰する。以上の動作をユーザプロ
グラムの実行動作と並行して行なうものである。
以上詳細に説明したように、この発明に係るプログラマ
ブル・コントローラの入出力データ伝送方式にあっては
、コントローラ本体と入出力装置とを直列データ線とク
ロック信号線の２系統の信号線で結ぶだけで、入力デー
タの取込みおよび出力データの送出という双方向の信号
伝送が行なえ、伝送線の布設が非常に簡単でかつ安価と
なる。また入出力装置にはアドレスを判定する回路を設
ける必要がなく、また面倒な伝送制御手順を取り扱う制
御回路も必要なく、単にクロック信号が休止されてクロ
ック信号線レベルが一定時間以上固定されたのを検出す
るためのタイマ回路やフリップ７０ツブ等からなる極く
簡単な制御回路を設りるだけで良く、入出力装置におけ
る伝送制御部分の構成は極めて簡単となり、これを安価
に製作することができる。また、入出力装置を増設する
場合も単にそれらを直列に接続していくだけでよく、接
続されている入出力装置の数をコントローラ本体側に認
識させるだけで正しい入出力データの伝送が行なえ、従
って、システム増減の融通性が非常に良くなる。
ブル・コントローラの入出力データ伝送方式にあっては
、コントローラ本体と入出力装置とを直列データ線とク
ロック信号線の２系統の信号線で結ぶだけで、入力デー
タの取込みおよび出力データの送出という双方向の信号
伝送が行なえ、伝送線の布設が非常に簡単でかつ安価と
なる。また入出力装置にはアドレスを判定する回路を設
ける必要がなく、また面倒な伝送制御手順を取り扱う制
御回路も必要なく、単にクロック信号が休止されてクロ
ック信号線レベルが一定時間以上固定されたのを検出す
るためのタイマ回路やフリップ７０ツブ等からなる極く
簡単な制御回路を設りるだけで良く、入出力装置におけ
る伝送制御部分の構成は極めて簡単となり、これを安価
に製作することができる。また、入出力装置を増設する
場合も単にそれらを直列に接続していくだけでよく、接
続されている入出力装置の数をコントローラ本体側に認
識させるだけで正しい入出力データの伝送が行なえ、従
って、システム増減の融通性が非常に良くなる。
第１図はこの発明を適用したプログラマブル・コントロ
ーラ・システムの概略構成を示すブロック図、第２図は
入出力装置の具体的構成を示すブロック図、第３図はコ
ントローラ本体側が実行する入出力データ伝送ルーチン
の概要を示すフローチャートである。 １・・・・・・コントローラ本体 ２・・・・・・入出力装置 １２・・・・・・直列データ線 １３・・・・・・クロック信号線 １４・・・・・・シフトレジスタ １５・・・・・・ラッチ回路 １６・・・・・・ドライバ １７・・・・・・レシーバ １８・・・・・・制御回路 ＳＤＬ・・・・・・左直列データ入出力端子ＳＤＲ・・
・・・・右直列データ入出力端子ＣＫＬ・・・・・・ク
ロック信号入力端子ＣＫＲ・・・・・・クロック信号出
力端子Ｌｌ・・・・・・左直列データ入力端 Ｒ１・・・・・・右直列データ入力端 ０１〜Ｑ４・・・並列データ出力端 Ｄ１〜Ｄ４・・・・・・並列データ入力端Ｌ／Ｒ・・・
・・・シフト方向制御信号ＬＤ・・・・・・並列データ
読込信号 特許出願人 立石電機株式会社
ーラ・システムの概略構成を示すブロック図、第２図は
入出力装置の具体的構成を示すブロック図、第３図はコ
ントローラ本体側が実行する入出力データ伝送ルーチン
の概要を示すフローチャートである。 １・・・・・・コントローラ本体 ２・・・・・・入出力装置 １２・・・・・・直列データ線 １３・・・・・・クロック信号線 １４・・・・・・シフトレジスタ １５・・・・・・ラッチ回路 １６・・・・・・ドライバ １７・・・・・・レシーバ １８・・・・・・制御回路 ＳＤＬ・・・・・・左直列データ入出力端子ＳＤＲ・・
・・・・右直列データ入出力端子ＣＫＬ・・・・・・ク
ロック信号入力端子ＣＫＲ・・・・・・クロック信号出
力端子Ｌｌ・・・・・・左直列データ入力端 Ｒ１・・・・・・右直列データ入力端 ０１〜Ｑ４・・・並列データ出力端 Ｄ１〜Ｄ４・・・・・・並列データ入力端Ｌ／Ｒ・・・
・・・シフト方向制御信号ＬＤ・・・・・・並列データ
読込信号 特許出願人 立石電機株式会社
Claims (1)
- （１）外部入力信号が与えられるとともに外部出力信号
を導出する入出力装置がコントローラ本体と分離して構
成され、この入出力装置は、コントローラ本体と直列デ
ータ線およびクロック信号線によって接続される双方向
シフトレジスタと、このシフトレジスタの並列出力端に
接続されたラッチ回路と、このラッチ回路の出力を外部
出力信号として並列に導出するドライバと、外部入力信
号を並列に受けて上記シフトレジスタの並列入力端に印
加するレシーバと、上記クロック信号線のクロック信号
が休止して該信号線のレベルが一定時間以上固定されて
のを検出し、上記ラッチ回路のラッチ信号、上記シフト
レジスタの並列データ読込信号およびシフト方向制御信
号を作る制御回路とを備え： コントローラ本体は、上記クロック信号線に所定数のク
ロック信号を送出してに記シフトレジスタをシフトする
と同時に、これに同期して上記直列データ線に出力デー
タを順次直列に出力することにより、これら出力データ
を上記シフトレジスタにセットし、その後上記クロック
信号線のレベルを一定時間以上固定することにより、上
記シフトレジスタにセットされた上配出カデータを上記
ラッチ回路にラッチさせるとともに上記レシーバからの
入力データを上記シフトレジスタに読込ませ、また上記
シフトレジスタの上記シフト方向制御信号を反転させ、
その後上記クロック信号に所定数のクロック信号を送出
して上記シフトレジスタを上記と逆方向にシフトさせ、
該シフトレジスタにセットされた上記入力データを上記
直列データ線を介してコントローラ本体に取込むことを
特徴とするプログラマブル・コントローラの人出力デー
タ伝送方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP140782A JPS58119026A (ja) | 1982-01-08 | 1982-01-08 | プログラマブル・コントロ−ラの入出力デ−タ伝送方式 |
| US06/456,000 US4570215A (en) | 1982-01-08 | 1983-01-06 | Input/output device for programmable controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP140782A JPS58119026A (ja) | 1982-01-08 | 1982-01-08 | プログラマブル・コントロ−ラの入出力デ−タ伝送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58119026A true JPS58119026A (ja) | 1983-07-15 |
Family
ID=11500634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP140782A Pending JPS58119026A (ja) | 1982-01-08 | 1982-01-08 | プログラマブル・コントロ−ラの入出力デ−タ伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58119026A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0496103A (ja) * | 1990-08-08 | 1992-03-27 | Rohm Co Ltd | 電子制御配線装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5561808A (en) * | 1978-10-31 | 1980-05-09 | Matsushita Electric Works Ltd | Input and output control circuit for sequencer |
-
1982
- 1982-01-08 JP JP140782A patent/JPS58119026A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5561808A (en) * | 1978-10-31 | 1980-05-09 | Matsushita Electric Works Ltd | Input and output control circuit for sequencer |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0496103A (ja) * | 1990-08-08 | 1992-03-27 | Rohm Co Ltd | 電子制御配線装置 |
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