JPS58158702A - プログラマブル・コントロ−ラの入出力装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はプログラマブル・コントローラの入出力装置
に関し、特に、コントローラ本体との暉で直列データ伝
送により入出力データを交換できるようにした入出力装
置に関する。

最近では、一般の機械プラント等の制御システムにおい
て、プログラマブル・コントローラを用いた比較的大規
模な集中制御システムがよく見られる。このような集中
制御システムにおいては、多くの場合、例えばリミット
スイッチ、＠度スイッチ、近接スイッチ、光電スイッチ
等の各種入力機器やモータ、プランジャ、電磁弁等の各
種出力機器がそれぞれ別個の信号線で中央の制御装置に
接続されている。この場合、これらの入出力機器の数が
多くて、しかも各入出力機器が比較的広い空間に分散し
ているシステムでは、各入出力機器と中央側［１ｉ１１
を結ぶ配線スペースや配線コストが大きな問題となって
おり、この間の信号伝送を適宜な多重伝送を応用して簡
便化したいとの要望が強い。

従来から各種の多重伝送システムが知られており、これ
をプログラマブル・コントローラにおける入出力データ
の伝送に利用したものもある。しかし、従来の多重伝送
システムは、各端末に固有のアドレスを割り当て、各端
末にはそのアドレスを判断する回路を有し、このアドレ
ス判別回路を含む伝送制御手順が非常に複雑かつ高度で
あり、従って高価な装置となっている。勿論、そのよう
な高度な回路方式とする意義はある訳であるが、プログ
ラマブル・コントローラにおける入出ｈデータ伝送シス
テムに不必要な機能が多く、そのため上述の要望に適切
に応え得るものではなかった。

この発明は上述した従来の問題点に鑑みなされたもので
あり、その目的は、入出力装置をコントローラ本体と別
体に構成し、この入出力装置を必要数だけコントローラ
本体に対して直列データ線とりＯツク信号線の２系統の
信号線で接続するだけで、入出力装置側にはアドレス判
別回路が不要で、しかも面倒な伝送制御手順を介するこ
となくコントローラ本体から入出力装置への出力データ
の転送および入出力装置からコントローラ本体への入力
データの伝送を行なえるようにしたプログラマブル・コ
ントローラの入出力装置を提供することにある。

以下、この発明の実施例を図面に基づいて詳細に説明す
る。

第１図はこの発明を適用したプログラマブル・コントロ
ーラ・システムの全体の概略構成を示すブロック図であ
る。このプログラマブル・コントローラは、コントロー
ラ本体１と複数台の入出力装置２，２．・・・・・・と
に分割構成されている。この実施例における複数台の入
出力装置２，２．・・・・・・は全く同一構成である。

各入出力装置２には、リミットスイッチ等の各種入力機
器が接続される４つの入り端子と、モータやプランジャ
等の各種出力機器が接続される４つの出力端子を備える
。各入力端子に印加される信号を外部入力信号と称し、
この信号にＩＮ１〜ＩＮ４．ＩＮ５〜ＩＮＳ、ＩＮ９〜
ｌＮｌ２という各別の番号を付ける。同様に、入出力装
置Ｆ２の出力端子から出力される信号を外部出力信号と
称し、この信号に０ＵＴ１〜０４ＪＴ４．０ＵＴ５〜０
ＵＴ８．０ｔＪＴ９〜０ＵＴ１２という各別の識別番号
を付ける。

コントローラ本体１は、全体の制御の中枢となるＣＰＬ
Ｊ３　（中央処理ユニット）と、ＣＰＵ３によって実行
されるシステムプログラムを格納したシ・ステムプログ
ラムメモリ４と、ＣＰＵ３によって各種可変データの一
時格納エリアと使われるシステムデータメモリ５と、使
用者が任意に設定したシーケンス制御プログラムが格納
されるユーザプログラムメモリ６と、上、記入出力装Ｗ
Ｉ２における外部入出力信号と対応した入出力データの
バッファメモリとなる入出カメモリ７と、コントローラ
本体１から入出力装置２に出力データを与えるとともに
、入出力装置２からの入力データをコントローラ本体１
に取込むためのインターフェイスとなる入出力ポート８
を備えている。

周知のように、この種のプログラマブル・コントローラ
におけるユーザプログラムの実行動作は、基本的に、ユ
ーザプログラムメモリ６からユーザ命令を順次読出し、
各ユーザ命令に従って入出カメモリ７に格納されている
入出力データ間の演惇処理をし、かつその演算結果によ
って入出カメモリ７中の出力データを更新することであ
り、またユーザプログラムの実行と同期して入出力装置
２からの入力データを入出カメモリ７の所定エリアに書
込む入力更新動作と、入出カメモリ７の所定エリアの出
力データを入出力装置１２に転送する出力更新動作が行
なわれ、これにより入出力装置２に与えられる入力デー
タと入出力装置２から出力する出力データとの関係にお
いて、ユーザプログラムにて指定されたシーケンス状態
が作り出される訳である。この発明に係る入出力データ
の伝送は、上記入力更新動作および出力更新動作を行な
うために、コントローラ本体１と入出力装置２との間で
行なわれる入出力データの伝送である。

コントローラ本体１はデータ伝送のための端子として、
直列データ入出力端子ＳＤＴとクロック信号出力端子Ｃ
ＫＴとを備えている。直列データ入出力端子ＳＤＴに印
加される信号はレシーバ９を介して入力ポートＰ１に印
加される。出力ポートＰ２からの信号はドライバ１０を
介して直列データ入出力端子ＳＤＴに出力される。この
ドライバ１０は出力ポートＰ３からの信号によって禁止
される。クロック信号出力端子ＣＫＴには出力ポートＰ
４から出力されるクロック信号がドライバ１１を介して
出力される。

入出力装置２はデータ伝送を行なうための端子として、
左直列データ入出力端子ＳＱＬと右直列データ入出力端
子ＳＤＲ，クロック信号入力端子ＣＫＬを有している。

３台の入出力装Ｒ２は、互いの右直列データ入出力端子
ＳＤＲと左直列データ入出力端子ＳＤＬが直列データ線
１２で接続され、互いのクロック信号入力端子ＣＫＬが
クロック信号線１３で接続され、この画伝送線１２，１
３によって３台が直列的に接続されている。また左端の
入出力装置２の左直列データ入出力端子ＳＱＬはコント
ローラ本体１の直列データ入出力端子ＳＤＴと直列デー
タ線１２でもって接続され、またそのクロック信号入力
端子ＣＫＬはコントローラ本体１のクロック信号出力端
子ＣＫＴとり０ツク信号線１３でもって接続されている
。すなわち、３台の入出力装置２はコントローラ本体１
と直列データ線１２を介して直列に接続されており、ク
ロック信号１１３には並列に接続されている。

また、右端の入出力＠１１２の右直列データ入出力端子
ＳＤＲは開放され、この開放されている右直列データ入
出力端子ＳＤＲに更に直列に他の入出力装置２を接続す
ることができる。

第２図は１台の入出力装置２の詳細な回路図を示してい
る。同図に示すように、この入出力装置には、５ビツト
の一方向シフトレジスタ１４と、このシフトレジスタ１
４の２〜５ビツトまでの並列出力端Ｑ２〜Ｑ５に接続さ
れたラッチ回路１５と、このラッチ回路１５の出力を外
部出力信号０ＬＩＴ１〜０ＵＴ４として並列に出力する
ドライバ１６と、外部入力信号ＩＮ４〜ＩＮ１を並列に
受けて上記シフトレジスタ１４の１〜４ビツト目までの
並列入力端Ｄ１〜Ｄ４に印加するレシーバ１７と、上記
シフトレジスタの５ビツト目の入力端Ｄ５に常時Ｈレベ
ルの信号を印加する回路と、上記シフトレジスタ１４の
並列出力端Ｑ１〜ｏ６に接続されたパリティチェック回
路（４つのＥＯＲ回路Ｇ４．Ｇ５．Ｇ６．Ｇ７とからな
る）と、左直列データ入出力端子ＳＤＬに印加される信
号を受けるレシーバ１９と、左直列データ入出力端子Ｓ
ＤＬに信号を送出するゲート付きドライバ２０と、右直
列データ入出力端子ＳＤＲに印加される信号を受けるレ
シーバ２１と、右直列データ入出力端子ＳＤＲに信号を
送出するゲート付きドライバ２２と、クロック信号入力
端子ＣＫＬに印加される信号を受けるレシーバ２３と、
上記左直列データ入出力端子ＳＤＬに印加される信号を
上記シフトレジスタ１４の直列人力８１とし該シフトレ
ジスタ１４の出力端Ｑ５から得られる直列出力を上記右
直列データ入出力端子ＳＤＲに導出する状態か、あるい
は右直列データ入出力端子ＳＤＲに印加される信号を上
記シフトレジスタ４の直列人力Ｓｒとし該シフトレジス
タ１４の出力端Ｑ５から得られる直列出力を上記左直列
データ入出力端子ＳＤＬに導出する状態に切換える切換
回路（上記ゲート付きドライバ２０．２２および論理ゲ
ートＧ１．Ｇ２．Ｇ３によって構成される）と、クロッ
ク信号入力端子ＣＫＬに印加される信号のレベルが一定
時間以上固定されたのを検出し、上記ラッチ回路１５の
ラッチ信号、上記シフトレジスタ１４の並列人力読込信
号および上記切換回路の反転信号を作る制御回路１８と
、上記パリティチェック回路のＥＯＲ回路Ｇ７から出力
される判定信号が誤信号（Ｌレベル）である場合に、上
記制御回路１８からのラッチ信号が上記ラッチ回路１５
に印加されるのを禁止するＡＮＤ回路Ｇ８からなる禁止
回路とを備える。

り０ツク信号入力端子ＣＫＬに印加される信号はレシー
バ２３を介して受信され、シフトレジスタ１４のシフト
クロック信号ＧＫとして入力されるとともに、制御回路
１８に入力される。

制御回路１８は、コントローラ本体１からクロック信号
１１１３に出力されるクロック信号の周期をＴＯとする
と、そのクロック信号が休止されて信号線１３の信号レ
ベルがＨレベルまたはＬレベルに固定され、上記クロッ
ク周期ＴＯより充分大きな一定時間Ｔ１以上連続したこ
とを検出するものである。この検出は、ＦＯＲ回路２５
とタイマ回路２６とフリップ７０ツブ２７とによって行
なわれる。フリップ７０ツブ２７は電源投入時にパワー
オンリセット回路５０によって初期リセットされる。フ
リップ７０ツブ２７の出力Ｑとレシーバ２３の出力信号
ａ　（クロック線１３の信号）とがＦＯＲ回路２５に入
力され、その出力信号すがタイマ回路２６に入力され、
その出力信号Ｃによって７リツプ７０ツブ２７が反転制
御されるようになっている。

タイマ回路２６はその入力信号すがＬレベルになり、上
述した一定時間Ｔ１だけ連続してＬレベルになったとき
に出力信号Ｃを出力し、ノリツブフロップ２７を反転さ
せる。従ってこのタイマ回路２６は、フリップ７０ツブ
２７がセットされてＱ−Ｈとなっているときは、クロッ
ク信号線１３の信号ａがＴ１時間以土日レベルになった
のを検出するように作用し、またフリップ７０ツブ２７
がリセットされてＱ＝１となった場合は、クロック信号
線１３の信号ａが時間Ｔ１以以上−ベルに固定されたの
を検出するように作用する。

フリップ７０ツブ２７の出力は上記切換回路の制御信号
となる。つまり、ノリツブフロップ２７がリセットされ
ていて、Ｑ＝Ｌ、Ｑ−Ｈの場合、ドライバ２０と論理ゲ
ートＧ２が禁止されるとともに、ドライバ２２と論理ゲ
ートＧ１が能動となり、この状態にては、左直列データ
入出力端子ＳＤＬに印加される信号がシフトレジスタ１
４の直列入力端Ｓ■に入力されるとともに、シフトレジ
スタ１４の直列出力端Ｑ５からの信号が右直列データ入
出力端子ＳＤＲに導出される。反対にノリツブフロップ
２７がセットされ、Ｑ＝Ｈ，■−りとなった場合、右直
列データ入出力端子ＳＤＲに印加される信号がシフトレ
ジスタ１４の直列入力端ＳＩに入力され、シフトレジス
タ１４の直列出力端Ｑ５からの信号が左直列データ入出
力端子ＳＤＬに導出される。

また、ノリツブフロップ２７のＱ出力がＨレベルに立上
ったのが立上り検出用の微分回路２８で検出され、この
微分回路２８の出力パルスが上記ＡＮＤ回路Ｇ８を介し
てラッチ回路１５のラッチ信号Ｔとして印加される。フ
リップ７０ツブ２７のＱ出力は遅延回路２９で僅かに遅
延され、その遅延出力は立上り検出用の微分回路３０に
入力され、この微分回路３０からの出力パルスが上記シ
フトレジスタ１４の並列人力読込信号ＬＤとして印加さ
れる。

恣に、コントローラ本体１側の入出力データの転送動作
について説明する。コントローラ本体１は、入出力ポー
ト８のポートＰ４からドライバ１１を介してクロック信
号線１３に所定数のクロック信号を送出して上記シフト
レジスタ１４をシフトすると同時に、これに同期してポ
ートＰ２からドライバ１０を介して直列データ線１２に
出力データを順次直列に出力することにより、これら出
力データを上記シフトレジスタ１４にセットする。

なお、各入出力装置２のシフトレジスタ１４は５ビツト
のレジスタで、それに対し、各入出力装置２に与えるべ
き出力データは４ビツトである。この残りの１ビツト、
すなわちシフトレジスタ１４の最初の１ビツト目Ｑ１に
相当する１ビツトが余るが、本発明ではこの余りの１ビ
ツトをパリティビットとしている。つまりコントローラ
本体１は各入出力装置２に与えるべき４ピツトの出力デ
ータの後に１ビツトのパリティピットを付加して出・力
する。この実施例では奇数パリティを採用している。

そして、パリティピットを含んだ５ビツトのデータがシ
フトレジスタ１４にセットされ、その結果ＥＯＲ回路Ｇ
４．Ｇ５．Ｇ６．Ｇ７からなるパリティチェック回路に
てそのデータのパリティがチェックされ、その結果が正
しいければＦＯＲ回路Ｇ７からＨレベルの正信号が出力
され、上述の禁止回路としてのＡＮＤ回路Ｇ８が開かれ
た状態となる。

コントローラ本体１は、その後クロック信号線１３のレ
ベルを一定時間Ｔ１以上固定することにより上記シフト
レジスタ１４にセットされた上記出力データを上記ラッ
チ回路１５にラッチさせるとともに、上記レシーバ１７
からの入力データを上記シフトレジスタ１４に読込ませ
、また上記切換回路を反転させ、その後クロック信号線
１３に所定数のグロック信号を送出してシフトレジスタ
１４を再びシフトさせ、シフトレジスタ１４にセットさ
れた入力データを直列データ線１２．レシーバ９を介し
て入出力ポート８のボートＰ１から順次コントローラ本
体１に取込むように動作する。

この動作はＣＰＵ３がシステムプログラムメモリ４に格
納された入出力データ転送ルーチンを実行することによ
って行なわれる。

また、コントローラ本体１は、入出力装置２が何台接続
されているかを以下に説明するようにして知ることがで
きる。つまり、本プログラマブル・コントローラ・シス
テムでは、コントローラ本体１に接続できる入出力装置
２の最大数をＮとすると、常にＮ台の入出力装置２を接
続しなければならない訳ではなく、ユーザの必要に応じ
てＮ台以下の任意数の入出力装置２を接続することがで
きる。そして、Ｎ台より少ないＭ台の入出力装置にしか
接続されていない場合、その少ない分だけ入出力データ
伝送の時間を短縮するために、接続されているＭ台分の
伝送制御しか行なわなくて済むように、何台の入出力装
置ｉ！２が接続されているかを知る訳である。

先の説明から明らかなように、コントローラ本体１から
入出力装置２に出力データを送出する場合には、入出力
装置２の左直列データ入出力端子ＳＤＬがシフトレジス
タ１４の直列入力端Ｓ■に接続され、該シフトレジスタ
１４の直列出力端Ｑ５が右直列データ入出力端子ＳＤＲ
に接続された状態となる。また、入出力装置２からコン
トローラ本体１へ入力データを送る場合には、右直列デ
ータ入出力端子ＳＤＲがシフトレジスタ１４の直列入力
端ＳＩに接続され、シフトレジスタ１４の直列出力端Ｑ
５が左直列データ入出力端子ＳＤＬに接続される。

入力データの伝送時において、シフトレジスタ１４に並
列人力読込信号ＬＤによって読込まれた並列入力信号Ｄ
１〜Ｄ５がクロック信号入力端子ＣＫＬに印加されるク
ロック信号に同期して、Ｄ５→Ｄ４→Ｄ３→Ｄ２→Ｄ１
の順番で直列データ入出力端子ＳＱＬから出力される。

ここで第２図に示すように、ＤｌにはＩＮ４が、Ｄ２に
はＩＮ３が、Ｄ３にはＩＮ２が、Ｄ４にはＩＮｌがそれ
ぞれ入力されるようになっているとともに、Ｄ５には上
述したように常時Ｈレベル信号が入力されるようになっ
ている。従って、シフトレジスタ１４の直列出力端Ｑ５
から左直列データ入出力端子ＳＤＬに出力される５ビツ
トの直列データのうち、先頭の１ビツト目は必ずＨレベ
ル信号であり、それに続いてＩＮ１→ＩＮ２→ＩＮ３→
ＩＮ４の４ビツトの外部入力信号が順番に出力される。

一方、第２図に示すように、右直列データ入出力端子Ｓ
ＤＲに印加される信号を受けるレシーバ２１の入力側は
抵抗６０によって接地電位にプルダウンされており、右
直列データ入出力端子ＳＤＲに後続の入出力装置２が接
続されておらず、この端子ＳＤＲが開放されていると、
レシーバ２１にはＬレベル信号が入力された形となる。

従って第２図に示す入出力装ｗ１２の後段に他の装置２
が繋がっていないとすると、シフトレジスタ１４に並列
人力読込信号ＬＤが与えられた後、端子ＣＫＬに５発の
り０ツク信号が与えられると、左直列データ入出力端子
ＳＱＬには、Ｈレベル信号→ＩＮ１→ＩＮ２→ＩＮ３→
ＩＮ４の順番で５ピツトの直列データが出力される。更
に続いて端子ＣＫＬに５発のクロック信号が与えられる
と、開放されている左直列データ入出力端子ＳＤＲ側か
らのＬレベル信号が左直列データ入出力端子ＳＤＬに出
力されることになる。

従ってコントローラ本体１は、クロックパルスを５パル
ス出力する度に、最初のパルスに同期して入力される入
力データがＨレベルかあるいはＬレベルかによって入出
力装置２が接続されているか接続されていないかを識別
することができる。

第３図はコントローラ本体１によって実行される上述の
入出力データ伝送ルーチンの概要を示すフローチャート
である。このフローチャートに従ってデータ伝送動作を
順番に説明する。第１回目のデータ伝送時にはステップ
３０１から開始される。ステップ３０１では、接続可能
な最大数の入出力装置２がコントローラ本体１に接続さ
れた場合の１番最後の出力データのアドレス４Ｎを設定
する。次のステップ３０２で出力ポートＰ４をＬレベル
にする。

次のステップ３０３では、増設単位にとして４を設定す
る。次のステップ３０４ではパリティレジスタＰを“１
″にする。次のステップ３０５では設定されたアドレス
の出力データを出力ポートＰ２から出力する。なおこの
とき出力ポートＰ３からの信号によってドライバ１０を
働かすのは勿論である。

次のステップ３０６では出力中の出力データが１１１１
＋ならばパリティレジスタＰを反転する。次のステップ
３０７では出力ポートＰ４をＨレベルにする。次のステ
ップ３０８ではりＯツク信号の周期Ｔｏより多少短いＴ
ｖｆ間だけカウントする。

ＴＩ間経過後のステップ３０９では出力ポートＰ４の信
号をＬレベルにする。次のステップ３１０では上記Ｋを
１．たけ減算する。次のステップ３１１では上記Ｋが零
か否かを判定する。零でない場合はステップ３１３に進
み、Ｋが正か否かを判断する。Ｋが正である場合ステッ
プ３１４に進み、設定アドレスを１だけ減粋する。そし
てステップ３０５に戻る。以上の処理を繰り返し、ステ
ップ３１１でに−０となっているのが検出されると、ス
テップ３１２に進み、パリティレジスタＰの内容をパリ
ティビットとして出力する。そしてステップ３０７に戻
る。すると、今度はステップ３１１でＮＯ，ステップ３
１３でもＮｏと判断され、ステップ３１５に進む。ステ
ップ３１５では先頭アドレスまで処理が終了したかどう
かを判断し、先頭アドレスまで処理終了していなければ
、先のステップ３０３に戻り、上記の処理を繰り返す。

最大点数分の出力データの送出動作が終了すると、ステ
ップ３１５でＹＥＳと判断され、ステップ３１６に進む
。ステップ３１６では出力ポートＰ４の信号をＨレベル
にする。次のステップ３１７では上記制御回路１８を働
かすのに必要なＴ１時間をカウントする。また次のステ
ップ３１８で微小な１２時間をカウントする。これによ
ってクロック信号１１１１３の信号レベルが一定時間土
日Ｈレベルに固定されることとなり、制御回路１８が動
作し、シフトレジスタ１４にセットされた出力データが
ラッチ回路１５にラッチされてドライバ１６を介して出
力されるとともに、レシーバ１７からの入力データがシ
フトレジスタ１４に読込まれ、また上記切換回路の接続
間係が反転される。なお、これはシフトレジスタ１４に
セットされたデータのパリティチェックの結果が「正」
であった場合であり、この判定結果がｒｌｌＪであった
場合にはラッチ回路１５にラッチ信号が印加されないの
で、ラッチ回路１５にラッチされていたデータは更新さ
れず、そのパリティが誤りでいるデータは出力されない
ことになる。

コントローラ本体１側では次のステップ３１９で１番目
の入力データＩＮ１のアドレスを設定する。次のステッ
プ３２０ではカウンタｍをクリアする。次のステップ３
２１では入力ボートＰ１に印加される入力データを読込
む。次のステップ３２２ではその入力データがＨレベル
かＬレベルかを判断する。

先に説明したように、この最初の入力データがＨレベル
であるのは、１台目の入出力装置２が接続されているこ
とを意味する。その場合ステップ３２５に進み、カウン
タＫをクリアする。次のステップ３２６では出力ポート
Ｐ４の信号をＬレベルにする。次のステップ３２７では
上記時１１１Ｔを゛カウントする。次のステップ３２８
では出力ポートＰ４の信号をＨレベルにする。次のステ
ップ３２９では入力ポートＰ１に印加される入力データ
を読込み、設定されたアドレスに格納する。次のステッ
プ３３０では上記カウンタｍを＋１する。

次のステップ３３１では設定アドレスを＋１する。

次のステップ３３２ではカウンタＫを−１する。

次のステップ３２４ではカウンタＫが零になったかどう
かを判断する。零になっていなければ先のステップ３２
６に戻る。

上記ステップ３２６〜３３３を４回繰り返すことにより
、１台目の入出力装＠２の４ビツトの入力データＩＮ１
〜ＩＮ４がコントローラ本体１に取込まれて所定のアド
レスに格納される。

上記カウンタＫが零になると、先のステップ３２１に戻
り、入力ポートＰ１に印加される入力データを読込む。

そして上記と同様に、その入力データがＨレベルかＬレ
ベルかを判断する。この入力データがＨレベルであるの
は、２台目の入出力装置２が接続されていることを意味
する。その場合は、ステップ３２５ｆｌｌに進み、１台
目の入出力装！２と金（同様に、入力データＩＮ５〜Ｉ
ＮＢを読込んで所定のアドレスに格納するとともに、入
力データを読込む毎にカウンタ躊を＋１する。

第１図に示したように３台の入出力装置２が接続されて
いる場合、カウンタｍが「１２Ｊとなった後にステップ
３３３からステップ３２１に戻ると、このステップ３２
１で読込まれた入力データについて次のステップ３２２
でＬレベルであることが検出される。すなわち４台目の
入出力装置２は接続されていないことが検出される。こ
の場合ステップ３２２からステップ３２３に進み、出力
ポートＰ４の信号をＬレベルにする。次のステップ３２
４で制御回路１８を動作させるのに必要な時間１１をカ
ウントする。これにより制御回路１８および切換回路は
初期状態に復帰する。この１回目の動作によってカウン
タｍに、入出力装置２の接続台数をＭとするとｍ　＝４
ＸＭがカウントされたことになる。そして２回目以降の
入出力データの伝送に際しては、ステップ３０１からで
はなくステップ３３４からスタートする。すなわち、コ
ントローラ本体１から出力データを送出する際に、実際
に接続されている入出力装置２の最後の出力信号のアド
レスを設定し、そこからアドレスをディクリメントしな
がら出力データを送出することになる。従って無意味な
接続されていない入出力装置２に対する出力データの退
出時間を完全に無くすことができるのである。

以上詳細に説明したように、この発明に係るプログラマ
ブル・コントローラの入出力装置によれば、コントロー
ラ本体と必要数の入出力装置とを直列データ線とクロッ
ク信号線の２系統の信号線で結ぶだけで、入力データの
取込みおよび出力データの送出という双方向の信号伝送
が行なえ、伝送線の布設が非常に簡単でかつ安価となる
。また入出力装置には、アドレスを判定する回路を設け
る必要がなく、面倒な伝送制御手順を取り扱う制御回路
も必要なく、単にクロック信用が休止されてクロック信
＠線レベルが一定以上固定されたのを検出するためのタ
イマ回路やフリップ７０ツブ等からなる極く簡単な制御
回路を設Ｃするだけぐ良く、入出力装置における伝送制
御部分の構成は極めて簡単となり、これを安価に製作す
ることができる。特に、この発明のものでは、双方向シ
フトレジスタより相当安価な一方向シフトレジスタを用
いて構成しているので、安価となる。

更にこの発明のものでは、コントローラ本体側において
入出力装置の接続台数を知ることができる構成となって
いるので、入出力データの伝送時間を実際に接続されて
いる入出力装置の数に見合った最小の時間にすることが
できるという効果を奏する。

更にこの発明のものでは、入出力装置においてコントロ
ーラ本体側から送られてくる出力データのパリティチェ
ックを行ない、パリティ１ラーの検出された出力データ
を外部に出力しないので、誤った出力データに基づく誤
った制御動作を行なうことがなく、動作の信頼性が高い
。

【図面の簡単な説明】

第１図はこの発明を適用したプログラマブル・コントロ
ーラ・システムの概略構成を示すブロック図、第２図は
入出力装置の具体的構成を示すブロック図、第３図はコ
ントローラ本体側が実行する入出力データ伝送ルーチン
の概要を示すフローチャートである。 １・・・・・・コントローラ本体 ２・・・・・・入出力装置 １２・・・・・・直列データ線 １３・・・・・・クロック信号線 １４・・・・・・シフトレジスタ １５・・・・・・ラッチ回路 １６・・・・・・ドライバ １７・・・・・・レシーバ １８・・・・・・制御回路 ・・・・・・パリティチェック回路 Ｇ８・・・・・・禁止回路 ＳＱＬ・・・・・・左直列データ入出力端子ＳＤＲ・・
・・・・右直列データ入出力端子ＣＫＬ・・・・・・ク
ロック信号入力端子ＳＩ・・・・・・・・・直列入力端 Ｑ４・・・・・・・・・直列出力端 ０１〜Ｑ４・・・並列データ出力端 Ｄ１〜Ｄ４・・・・・・並列データ入力端ＬＤ・・・・
・・並列データ読込信号 特許出願人 立石電機株式会社

Claims (1)

【特許請求の範囲】
1. （１）２つの直列データ入出力端子ＡおよびＢと、クロ
   ック信号入力端子と、このクロック信号信号入力端子に
   印加されるクロック信号によって一方向にのみシフトさ
   れる（Ｘ＋１）ビットのシフトレジスタと、このシフト
   レジスタの並列出力端のうちの１ビツトを除いて他のＸ
   ビットに接続されたラッチ回路と、このラッチ回路の出
   力を外部出力信号として並列に導出するドライバと、外
   部入力信号を並列に受けて上記シフトレジスタの１〜Ｘ
   ビツトの並列入り端に印加するレシーバと、上記シフト
   レジスタの（Ｘ＋１）ビット目の入力端に常時Ｈレベル
   信号を印加する回路と、上記シフトレジスタの並列出力
   端に接続されたパリティチェック回路と、上記入出力端
   子Ａに印加される信号を上記シフトレジスタの直列入力
   とし該シフトレジスタの直列出力を上記入出力端子Ｂに
   導出する状態か、あるいは上記入出力端子Ｂに印加され
   る信号を上記シフトレジスタの直列入力とし該シフトレ
   ジスタの直列出力を上記入出力端子へに導出する状態に
   切換える切換回路と、上記クロック信号入力端子に印加
   される信号のレベルが一定時間以上固定されたのを検出
   し、上記ラッチ回路のラッチ信号、上記シフトレジスタ
   の並列人力読込信号および上記切換回路の反転信号を作
   る制御回路と、上記パリティチェック回路から誤信号が
   出力されている場合に上記制御回路からのラッチ信号が
   上記ラッチ回路に印加されるのを禁止する禁止回路とを
   備えたプログラマブル・コントローラの人出ｈＩ！置。