SU1053163A1 - Буферное запоминающее устройство - Google Patents

Abstract

БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее последовательно : соединенные регистры, информационные выходы каждого из которых , кроме последнего, подключены к информационным входам последуицего регистра, элемент ИЛИ, выход которого подключен к одному из информационных входов первого регистра , другие информационные входы первого регистра подключены к вхо .дам элемента ИЛИ, первый управл ющий выход первого регистра  вл етс  управл ющим выходом устройства, элементы И, выходы которых подключены к управл ющим входгм соответствующих регистров, первые входы элементов И подключены к вторым управл кицим выходам соответствующих регистров, а вторые входы элементов и подключены к первым управл ющим выходам последующих регистров , второй вход последнего эле ,мента И  вл етс  первым управл ют щим входом устройства, третьи входы элементов И объединены и  вл ютс  вторым управл ющим входом устройства, о т л и ч а ю щ е е с   тем , что, с целью повышени  его надежности за счет резерви- . ровани  , оно содержит блоки контрол  , коммутаторы, блок сравнени  и блок управлени , бдим вход которого подключен к одному выходу первого блока контрол , другие входы блока управлени  подключены к выходам блока сравнени , входы которого подключены к выходам второго блока контрол , вход второго блока контрол  подключен к третьим входам элементов И, входы первой группы второго блока S контрол  подключены к другим выходам первого блока контрол , входы которого подключены к информационным входам первого коммутатора и  вл ютс  информационными входами устройства, управл ющий вход первого коммутатора  вл етс  вторьм управл ющим выходом устройства и подключен..к выходу блока управлени  и к управл ющему входу второго коммутатора, выходы которого подключены к входам второй группы сл второго блока контрол  и  вл ютс  оо информационными выходами устройства , выходы первого коммутатора подключены к соответствующий о информационные входам первого регистра , информационные входы второсо го коммутатора подключены к информационные выходам последнего регистра .

Description

Изобретение относитс  к запоми нающим устройствам и может быть использовано в устройствах сопр жени  вычислительных машин, в ада тивных системах измерений и вычис лительных системах дл  соп1Г жени  их с каналами передачи информации Известно запоминающее устройство , содержащее  чейки пам ти, с единенные поразр дно последовател но, и регистр-распределитель, выходы которого соединены с входами считывани  соответствующих  чеек пам ти 1. Известно также запоминающее устройство, содержащее поразр дно соединенные регистры, два коммутатора , соединенные непосредствен но и через последовательно включенные регистры, элементы ИЛИ, запрета и счетчик 2. Недостатки этих устройств в то что при возникновении неисправноЬ ти в цепи передачи одного из бито информации на выход.поступают искаженные сообо1ени , т.е. в их низкой достоверности передачи дан ных. Наиболее близким по техническо сущности, к изобретению  вл етс  запоминак цее устройство, содержащее поразр дно соединенные регистры с информационньми разр дами и разр дами признака сообщени ( маркерными), узлы управлени  перезаписью ( чейки совпадени  и уп равлени  перезаписью) по числу ре гистров и источник тактовых сигналов з . Недостаток известного устройст заключаетс  в невысокой надежност передачи данных, котора  определ  с  тем, что при возникновении неисправности в одной из цепей (канале ) последовательно соединенных разр дов, на выход устройства поступает , искаженна  инфО1 1аци , и така , информаци  подаетс  в течение всего сеанса передачи данных после возникновени  неисправности . ; Целью изобретени   вл етс  повышение надежности устройства за счет резервировани . Поставленна  цель достигаетс  тем, что в буферное запоминающее устройство/ содержащее последовательно соединенные регистры, ин-г формациойные выходы каждого из ко торых, кроме последнего., подключены к информационным входам последующего регистра, элемент ИЛИ, выход которого подключен к одному из информационных входов первого регистра, другие информационные входы первого регистра подключены к входам элемента ИЛИ, первый управл ющий выход первого регистра  вл етс  управл ющим выходом устройства , элементы И, выходы которых подключены к управл ющим входам соответствующих регистров, перв1ые входы элементов И подключены к вторьЯм управл кииим выходам соот- ветствующих регистров, а вторые входы элементов И подключены к первым управл юшим выходам последующих регистров, второй вход последнего элемента И  вл етс  перBtiM управл ющим входом устройства:, третьи входы элементов И объединены и  вл ютс  вторым управл ющим входом устройства, введены блоки контрол , коммутаторы, блок сравнени  и блОк управлени , один вход которого подключен к одному выходу первого блока колтрол , другие входы блока управлени  подключены к выходам блока сравнени , входы которого подключены к выходам второго блока контрол , вход В орого блока контрол  подключен к-третьим входам элементов И, входы первой группы второго блока контрол  подключены к другим выходам первого блока контрол , входы которого подключены к информационным входам первого коммутатора и  вл ютс  информационными входами устройства, управл ющий вход первого коммутатора  вл етс  вторым управл ющим вьгходом устройства и подключен к выходу блока управлени  и к управл кадему входу второго коммутатора, выходы которого подключены к входам второй группы второго блока контрол  и  вл ютс  инфо{ 1ационными выходами устройства, выходы первого коммутатора подключены к соответствующим информационным входам первого регистра, информационные входы второго коммутатора подключены к информационным выходам последнего регистра. На фиг. 1 приведена схема буферного запоминающего устройства; на фиг. 2 - примеры выполнени  первого и второго коммутаторов и блока управлени ; на фиг. 3 пример выполнени  коммутируквдего элемента; на фиг. 4 - пример выполнени  селектора окончан1;  кадБуферное запоминаквдее устройство содержит коммутаторы 1, накопитель 2, блок 3 управлени , блоки 4 контрол , блок 5 сравнени . Накопитель 2 содержит элемент ИЛИ б, м поразр дно соединенных регистро , каждый из которых содержит п основных и к резервных информационных разр дов 7, а такж.е разр д 8 признака сообщени , элементы И 9 о Блоки 4 содержат блоки 10 строчного контрол , селекторы 11 окончани  кадра и накопитель 12. Коммутаторы 1 содержат коммутирующ элементы 13, группы элементов ИЛИ 14 и 15. Блок 3 управлени  содержит коммутатор 16 и К узлов. 17 управлени , каждый из которых содержит П триггеров 18, группу элементов И 19, элемент ИЛИ 20, эле-. мент И 21 и триггер 22. Коммутирующий элемент 13 содержит элемент НЕ-И 23 и элемент И 24. Селектор 1 окончани  кадра содержит элемент И 25, триггер 26, элемент ИЛИ 27, выход 23 триггера 26, вход 29 элемента li 25 f выход 30 элемента ИЛИ 27, выход 31 триггера 26- и выход .32 селектора 11.. Кроме того, буфер ное запоминающее устройство .содержит информационные входы 33, входы 34 и выходы 35 накопител  2, выходы 36 , управл ющие входы 37-1 и выходы 37-2., выходы 38-40 блоков 4 контрол , выходы 41 блока 5 сравнени , вход 42 и выход 43 блока 3 управлени , управл нвдий вход 44. устройства, выходы 45 и 46 коммутатора 16, выходы 47 узла 17. . управлени , входы 48 и 49 коммутатора 16, вькоды 50 и 51 коммутирующих элементов 13 и выходы 52 эле « ентов ИЛИ 15. Накопитель 12 выполнен аналогич но накопителю 2. Число регистров в накопителе 12 соответствует числ кадров текущей информации, которое одновременно может находитс  в накопителе 2. Блок 5 сравнени  предназначен дл  поразр дного сравнени сообщений о результатах строчного контрол  на входе и выходе устройства , которые синфазйо поступают на его входы 39 и 40. Он содержит П сумматоров по модулю 2, Се.пектО1р 11 оконч;анк кадра работает следующим образом. В исходном состо нии на выходе 28 триггера 26 имеетс  сигнал. Поэтому признак начала кадра {бит.1) поступающий на входы 29 элементов И 25, формирует на выходе элемента И 25-1 сигнал. Этот сигнал.через элемент ИЛИ 27 поступает на выход 30 селектора, а также на вход триггера 26, который перебрасываетс , при этом снимаетс  сигнал с выхода 28 и формируетс  на выходе 31. Поэтому признак окончани  кадра (бит. 2), поступающий на вход 29, формирует сигнал на выходе элемента И 25-2, с которого поступает на второй в.ход триггера 26, который возврарщетс  в исходное положение, а также на выход 32 селектора 11 и через элемент ИЛИ 27 на его выход 30. Во втором блоке 4-2 контрол , в селекторе 11-2 первый выход 30 не используетс , поэтому на схеме он не показан . Допустим, что строчный контроль информации на входе и выходе в результате сравнени  в узле 5 (фиг,1) обнаружил ошибку по второму разр ду каналу сообщений текущего кадра . Это означает, что в цепи: коммутируюр ий элемент 13-2, выход 50-2, элемент ИЛИ 14-2, его вьвсод 34-2, второй разр д 7-2 накопител  2 (фиг. 2), выход 35-2, коммутирующий элемент 13-1, выход 50-1, элемент ИЛИ 14-2 по вилась неисправность . Тогда на вход 41 поступает сигнал с битом 1 в цепи второго разр да. Этот сигнал через коммутатор 16 поступает на вход триггера 18-2, который перебрасываетс  и на его выходе формируетс  сигнал, который поступает на вход элемента И 1.9-2, а также через элемент ИЛИ 20 на вход элемента Ч 21. После окончани  текущего кадра , поступающего на вход 42 блока 3 подаетс  сигнал, который поступает на второй вход элемента И 21, на выходе которого формируетс  сигнал, поступающий на вхрл триггера 22. Триггер 22 перебрасываетс  и на его выходе.48 формируетс  сигнал, поступающий на вход коммутатора 16, который прн этом закрывает выход 45 (при к-1 одновременно Открываетс  выход 46). Кроме тогог сигнал с выхода 48 триггера 22 поступает на вторые входы элементов И 19. При этом на выходе 43-2 элемента И 19-2 формируетс  сигнал, поступающий в коммутаторах 1-1 и 1-2 через элементы ИЛИ 15-2, 15-п на входы элементов 13-2, 13-Г1. При этом комму- . тирующие элементы 13-2, 13-ti соедин ют свои входы 33 и 35 с выходами 51-2, 51-Ц. Поэтому в сообщени х очередного кадра 1 разр д проходит с входа 33-1 через элемент 13-1, его выход ЗО- и элемент ИЛИ 14-1 коммутатора 1-1 на вход 34-1 накопител  2 и с его вы .хода 35-1 через элемент ИЛИ 14-1 коммутатора 1-2 на выход 36-1. Остальные разр ды, начина  со второго, поступают на входы 33-2, 33-П через эдементы 13-2, 13-п, их выходы 51-2, 51-  и элементы ИЛИ 14-П, 14 (ti+K) коммутатора 1-1 на входы 34-п, 34 (п+К) накопител  2 и с его выходов 35-П, 35 (П+К) через элементы 13-2, 13-П, их выходы 51-2, 51-И и элементы ИЛИ 14-2, 14-м коммутатора 1-2 на выходы 36-2, 36-п. При этом исключаетс  неисправный второй канал. Одновре- .1

менно сигнал с выхода 43-2 блока 3 поступает на выход устройства дл  регистрации неисправного канала. После окончани  работы на вход 44 поступает сигнал сброса, который поступает на вторые входы триггеров 18 и 22 и возвращает их в исходное состо ние, при котором снимаютс  сигналы с их выходов. Затем (уточн етс  и устран етс  неисправность во втором канале передачи данных.

Буферное запоминающее устройст работает следующим образом.

Если на выходе 3J-2 накопител  2 имеетс  сигнал, то на вход 33 поступают сообщени  текущего кадра . В начале поступает признак начала кадра, а затем информационны сообщени  и, после передачи информационных сообщений, признак окончани  кадра. В качестве признаков начала и окончани  .кадров может быть выбран, .например, код О О ... 1. Сообщени  с входа 33, подаютс  на вход коммутатора 1-1 и блока 4-1, в котором поступают на.вход узла 10-1, где суммируютс  поразр дно, а признак кадра, кроме того, поступает и на вход 29 селектора 11-1, на выходе 30 которого формируетс  сигнал, поступающий на вход 42 блока 3.

С выхода 34 первого коммутатора 1-1 сообщени  подаютс  -в. накопитель 2 и поступают на выходы первого регистра и запоминаютс  в разр дах 7, а также через элемент ИЛИ 6 на вход разр да 8-1 прнака сообщени , который перебрасываетс . При этом снимаетс  сигнал с выхода 52 разр да 8-1 (а значит и с выхода 37-2 устройства ) и формируетс  на выходе 53, с которого поступает на вход узла 9-1. Если второй (следукидий) регистр свободен, то .о выхода 52 ра .р да 8-2 на второй вход элемента 9-1 также поступает сигнал. В этом случае при поступлении тактового сигнала ТИ на третий вход элемента 9-1, на его выходе формируетс  сигнал перезаписи, поступаквдий на считывающие входы разр дов 7 и 8Поэтому сообщение из первого регистра переписываетс  во второй. При записи в разр д 8-2 признака сообщени  этот разр д перебрасываетс . При этом снимаетс  сигнал с его выхода 52 и формируетс  на выходе 53, с которого поступает на вход элемента 9-2, который подготавливаетс  дл  перезаписи сообщени  из второго в третий регистры .

Одновременно, при перезаписи сообщени  из первого в второй регистр в разр де 8-1 снимаетс  сигнал с выхода 53 и формируетс  на i выходе 52, с которого поступает на выход 3t-2 устройства. В ответ на этот сигнал на вход 33 поступает следующее сообщение.

При записи сообщени  в последний регистр в разр де 8-iW снима- , етс  сигнал свыхода 52 и формируетс  на выходе 53, с которого по0 ступает на вход элемента 9-rti. Если при зтом сопр гаемое устройство готово к приему сообщени , то на вход 37-1 устройства поступает сигнал , который подаетс  на вход 52

5 элемента 9-т. Поэтому очередной . тактовый сигнал ТИ формирует на выходе элемента 9-ryi сигнал перезаписи , которым сообщение из последнего регистра переписываетс  на

Q вход 35 второго коммутатора 1-2, с выхода котррого поступает на выход 36 устройства и на вход второго блока 4-2 контрол . При этом сообщени  поступают на вход узла

5 10-2, в котором суммируютс  поразр дно , а признаки кадра поступают также и на вход 29 селектора 11-2. При поступлении на вход 33 устройства признака окончани  кадра, признак кадра поступает на вход 29. селектора 11-1 первого блока 4-1 контрол . При этом на выходах 30 и 32 селектора 11-1 формируютс  . сигналы. Сигнал с выхода 32 селектора 11-1 поступает на считывающий

5 вход узла 10-1, на выход 38 которого поступает результат построчного суммировани  битов сообщений данного кадра информации, который поступает на вход накопител  12 и,

0 аналогично накопителю 2, продвигаетс  к выходу 40.

Сигнал с выхода 32 селектора 11-1 кроме того, поступает и .на вход 38 накопител  12. Этот сигнал н.еобхо5 ДИМ дл  формировани  признака сообщени  в том случае, когда результат построчного суммировани  -в узле 10-1 в узле равен нулю. Это необходимо дл  обеспечени  Синфазного

Q сравнени  результатов контрол  в блоках 4-1 и 4-2.

Признак окончани  кадра с выхода 36 второго коммутатора 1-2 поступает в блок 4-2, и признак кадра подаетс  на вход 29 селектора 11-2, на выходе 32 которого формируетс  сигнал. Этот сигнал поступает на входы накопител  12 и узла 10-2, на выходы 40 и 39 которых синфазно поступают результаты строчного

0 контрол - текугчегсэ кадра на входе и выходе устройства. Эти результаты поступают на входы узла 5, в котором осуществл етс  их поразр дное сравнение. Результаты такого

5 сравнени  поступают на выход 41

узла 5, с которого подаютс  на вход блока 3, в котором запоминаютс .

Если биты сравниваемых разр дов равны, то на соответствующие выходы 41 поступает нулевой бит, при j неравенстве сравниваемых битов, на соответствующий выход 41 поступает единичный бит. Если к-акой-либо из основных 1, 2,. .., ti каналов вышел из стро  в процессе передачи информации , то очередной сигнал, поступивший на вход 42 блока 3, формирует на его выходе 43 управл ющий сигнал, поступающий на выход устройства дл  регистрации,а также на входы коммутаторов 1-1 и 1-2. При этом первый коммутатор 1-1

исключает неисправный основной канал путем смещени  соответствующих разр дов в область резервных К каналов, .а второй коммутатор 1-2 возвращает смещенные разр ды на основные 1, 2,..., П выходы.

Предложенное устройство позвол ет повысить надежность (достовер:ность ) передачи данных., так как возникающие неисправности при передаче данных устран ютс  автоматически по результатам контрол  информации на входе и выходе устройства. Это особенно важно в тех случа х, когда отсутствует возможность получени  повторной информации, например при телеметрических измерени х летательных аппаратов.

50-1 11/5-; «

33

-иг.З 1

tJ(7

.J

Фиг.

Claims (1)

1. БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее последовательно соединенные регистры, информационные выходы каждого из которых, кроме последнего, подключены к информационным входам последующего регистра, элемент ИЛИ, выход которого подключен к одному из информационных входов первого регистра, другие информационные входы первого регистра подключены к входам элемента ИЛИ, первый управляющий выход первого регистра является управляющим выходом устройства, элементы И, выходы которых подключены к управляющим входам соответствующих регистров, первые входы элементов И подключены к вторым управляющим выходам соответствующих регистров, а вторые входы элементов и подключены к первым управляющим выходам последующих регистров, второй вход последнего элемента И является первым управляю* щим входом устройства, третьи входы элементов И объединены и явля- ются вторым управляющим входом устройства, о тличающееся тем , что, с целью повышения его надежности за счет реэерви- . рования , оно содержит блоки контроля , коммутаторы, блок сравнения и блок управления, одйн вход которого подключен к одному выходу первого блока контроля, другие входы блока управления подключены к выходам блока сравнения, входы которого подключены к выходам второго блока контроля, вход второго блока контроля подключен к третьим входам элементов И, входы первой группы второго блока контроля подключены к другим выходам первого блока контроля, входы которого подключены к информационным входам первого коммутатора й являются информационными входами устройства, управляющий вход первого коммутатора является вторы* управляющим выходом устройства и подключен..к выходу блока управления и к управляющему входу второго коммутатора, выходы которого подключены к входам второй группы второго блока контроля и являются информационными выходами устройства, выходы первого коммутатора подключены к соответствующим · информационны* входам первого регистра, информационные входы второ-* го коммутатора подключены к информационны* выходам последнего регистра.

   а

   1053168 >