SU1067505A1 - Устройство дл формировани и хранени вычетов по модулю три - Google Patents

Устройство дл формировани и хранени вычетов по модулю три Download PDF

Info

Publication number
SU1067505A1
SU1067505A1 SU823473020A SU3473020A SU1067505A1 SU 1067505 A1 SU1067505 A1 SU 1067505A1 SU 823473020 A SU823473020 A SU 823473020A SU 3473020 A SU3473020 A SU 3473020A SU 1067505 A1 SU1067505 A1 SU 1067505A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
trigger
output
triggers
exclusive
Prior art date
Application number
SU823473020A
Other languages
English (en)
Inventor
Николай Демидович Рябуха
Сергей Вячеславович Корженевский
Original Assignee
Военная Инженерная Радиотехническая Ордена Октябрьской Революции И Ордена Отечественной Войны Академия Противовоздушной Обороны Им.Маршала Советского Союза Говорова Л.А.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Военная Инженерная Радиотехническая Ордена Октябрьской Революции И Ордена Отечественной Войны Академия Противовоздушной Обороны Им.Маршала Советского Союза Говорова Л.А. filed Critical Военная Инженерная Радиотехническая Ордена Октябрьской Революции И Ордена Отечественной Войны Академия Противовоздушной Обороны Им.Маршала Советского Союза Говорова Л.А.
Priority to SU823473020A priority Critical patent/SU1067505A1/ru
Application granted granted Critical
Publication of SU1067505A1 publication Critical patent/SU1067505A1/ru

Links

Landscapes

  • Logic Circuits (AREA)

Abstract

УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ И ХРАНЕНИЯ ВЫЧЕТОВ ПО МОДУЛО ТРИ, содержащее первый и второй триггеры иэлемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем вход иачальной установки устройства соедииеи с входами успервого и второго таиовки втриггеров , пр мой выход первого ., триггера соединеи с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, от л и ч а ю ц е е с   тем что, с целью . т г .; « .J упрощени  устройства, оно содержит элемент И и элемент НЕ, причем информационный вход устройства соеди йен с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и с входом элемента НЕ, выход которого соединен с информационным входом К первого триггера и с первым входом элемента И, тактирующий вход устройства соединен с тактирующими входеши первого и второго триггеров, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с информационным входом J второго триггера , пр мой выход которого соединен с вторым входом элемента И, выход элемента И соединен с информационным входом J первого триг1 . гера, информощиониый вход И второго триггера соединен с шиной единичного потенциала, инверсные выходы первого и второго триггеров  вл ютс  выходами ус тройс тв а. о: ел о сд

Description

Изобретение относитс  к области вычислительной техники и может бы использовано дл  контрол  регистро сдвига и трактов последовательной передачи цифровой информации. Известно устройство дл  формировани  и хранени  вычетов по модулю три, содержащее два триггера входы установки которых соединены с входом начальной установки устройства , два элемента ИЛИ, дешифратор и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый вход которого соединен с вы ходом первого триггера til. Недостатком такого устройства  вл етс  сложность схемы и навысокое быстродействие. Наиболее близким к изобретению  вл етс  устройство дл  формировани  и хранени  вычетов по модулю три, содержащее первый и второй триггеры, элемент ИЛИ, основную и дополнительную схемы сравнени , элемент И-НЕ, причем - установочный вход устройства соединен с установочным входом первого и второго тр геров, нулевой выход первого триггера соединен с первым входом основной схемы сравнени , выходы эле ментов И-НЕ и ИЛИ  вл ютс  соответ ственно первым и вторым выходами устройства, единичный выход второг триггера соединен с первым входом дополнительной схемы сравнени , вторые входы основной и дополнител ной схем сравнени  соединены с управл ющим входом устройства, выход основной схемы сравнени  соединен первым входом элемента И-НЕ, с информационным входом второго тригге и с первьил входом элемента ИЛИ, вА ход дополнительной схема сравнени  соединен со. вторыми входами элементов И-НЕ, ИЛИ и с инфоЕмационны входсм первого триггера, информаци онный вход устройства соединен с синхронизационным входом первого и второго триггеров t2. Недостатком этого устройства  вл етс  его схемна  избыточность. Цель изобретени  - упрощение устройства. Поставленна  цель достигаетс  т что в устройство дл  фо етровани  и хранени  вычетов по модулю три, содержащее первый и второй триггеры и элемент ИСКЛОЧАЮЩЕЕ ИЛИ, причем вход начальной установки устройства :5оединен с входами установки в О первого и второго триггеров, пр мой выход первого триггера соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ,введены элемент И и элемент НЕ, причем информационный вход устройства сое динен с вторьв входом элемента ИСКЛОЧАЮЩЕЕ ИЛИ и с входом элемента НЕ, выход которого соединен с информационным входом К первого триггера и с первым входом элемента И,тактирующий вход устройства соединен с тактирующими входами перт вого и второго триггеров, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с информационным входом СГ второго триггера, пр мой выход которого соединен с вторым входом элемента И, выход элемента И соединен с информационным входом Л первого триггера/ информационный вход К второго триггера соединен с шиной единичного потенциала, инверсные выходы первого и второго триггеров  вл ютс  выходами устройства. На фиг.1 приведена блок-схема предлагаемого устройства; на фиг.2 график переходов. Устройство дл  формировани  и хранени  вычетов по модулю три содержит первый 1 и второй 2 триггеры, элемент 3 ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент НЕ 4 и элемент ИЗ, вход 6 начгшьной установки/ выходы 7 и 8, информационный вход 9 и тактируюпдай вход 10.. I Работа устройства иллюстрируетс  графом переходов, приведенным на фиг.2. На графе номера вершин , 2 , 3 обозначают состо ни  устройства, соответствующие значени м , 2, 3 вычетов по модулю три при четном количестве разр дов, а числа в скобках обозначают состо ни  устройства/ соответствующие значени м вычетов по модулю три При нечетном количестве разр дов регистра сдвига. Дугами показаны направлени  переходов при поступлении на вход устройства значений (О илн 1) разр дов принимаемой информации. В исходном состо ни  устройство находитс  в состо нии 3. Пусть/ например/ на его вход пocтy пает последовательно/ начина  с младших разр дов/ 8 - разр дное число: 11100111. Тогда под воздействием сигналов инфоЕтационных разр дов устройство принимает последовательно состо ни  23212323. При нечетном количестве разр дов в регистре сдвига, например при поступлении числа 1101001/ устройство/ наход щеес  в исходм л состо нии 3 , принимает последовательно , состо ни  1213323. В обоих случа х последнее состо ние равно значению вычета по модулю три П1Я1НЯТОГО числа.
Состо ни м устройства соответствуют следующие значени  сигналов инверсных триггеров 2 и 1 соответственно: 11-3, 10-2, 01-1.
В каждом такте работн устройства на вход 10 поступает единичный сигнал синхронизации, а на вход 9 - значение t принимаемого разр да числа, равное О или L. В начгше работы и после приема каждого числа на вход 6 поступает единичный сигнал установки устройства в исходное состо ние.
Техннко-зкономическнй зффект :от использовани  изобретени  состоит в упрощении устройства за счет устранени  его схемной избыточности.
фие.1

Claims (1)

  1. УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ И ХРАНЕНИЯ ВЫЧЕТОВ ПО МОДУЛО ТРИ, содержащее первый и второй триггеры и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем вход начальной установки устройства соединен с входами установки в ’’О’’ первого и второго триггеров, прямой выход первого триггера соединен с первым входом' элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, о т л и ч ч а ю щ е е с я тем, что, с целью упрощения устройства, оно содержит ' элемент И и элемент НЕ, причем информационный вход устройства соединен с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и с входом элемента НЕ, выход которого соединен с информационным входом К первого триггера и с первым входом элемента И, тактирующий вход устройства соединен с тактирующими входами первого и второго триггеров, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с информационным входом J второго триггера , прямой выход которого соединен с вторым входом элемента И, выход элемента И соединен с информационным входом J первого триггера, информационный вход К второго триггера соединен с шиной единичного потенциала, инверсные вого и второго триггеров выходами ус тройс тв а.
    выходы пёрявляются
    Q © ,Сл
SU823473020A 1982-06-24 1982-06-24 Устройство дл формировани и хранени вычетов по модулю три SU1067505A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU823473020A SU1067505A1 (ru) 1982-06-24 1982-06-24 Устройство дл формировани и хранени вычетов по модулю три

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU823473020A SU1067505A1 (ru) 1982-06-24 1982-06-24 Устройство дл формировани и хранени вычетов по модулю три

Publications (1)

Publication Number Publication Date
SU1067505A1 true SU1067505A1 (ru) 1984-01-15

Family

ID=21023231

Family Applications (1)

Application Number Title Priority Date Filing Date
SU823473020A SU1067505A1 (ru) 1982-06-24 1982-06-24 Устройство дл формировани и хранени вычетов по модулю три

Country Status (1)

Country Link
SU (1) SU1067505A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1. Авторское свидетельство СССР 637821, кл. G 06 F 11/10, 1976. 2. Авторское свидетельство СССР 796849, кл. G 06 F 11/10, 1979 (прототип). *

Similar Documents

Publication Publication Date Title
US5369417A (en) Sample and hold circuit being arranged for easily changing phases of shift clocks
SU1067505A1 (ru) Устройство дл формировани и хранени вычетов по модулю три
JPH057738B2 (ru)
US5515506A (en) Encoding and decoding of dual-ported RAM parity using one shared parity tree and within one clock cycle
KR100228455B1 (ko) 반도체 메모리 회로
US4949343A (en) Error detecting circuit for a decoder
GB1575158A (en) Parallel bidirectional shifter
US6459751B1 (en) Multi-shifting shift register
SU1094034A2 (ru) Устройство мажоритарной выборки сигнала
US5521872A (en) Apparatus and method for control of a first input first output type device
SU1677866A1 (ru) Реверсивное счетное устройство
SU1434542A1 (ru) Счетчик
JP2508322B2 (ja) シリアルi/o回路内臓マイクロコンピュ―タ
SU830384A1 (ru) Микропрограммное устройство управ-лЕНи
SU1451707A1 (ru) Устройство дл сопр жени периферийного устройства с ЭВМ
SU951401A1 (ru) Запоминающее устройство
SU1095397A1 (ru) Преобразователь двоичного сигнала в балансный п тиуровневый сигнал
SU1195364A1 (ru) Микропроцессор
SU1138947A1 (ru) Устройство мажоритарного декодировани
SU437072A1 (ru) Микропрограммное устройство управлени
SU1053163A1 (ru) Буферное запоминающее устройство
SU1753475A1 (ru) Устройство дл контрол цифровых устройств
SU593317A1 (ru) Реверсивный регистр сдвига
SU557504A1 (ru) Накопитель телеграфных кодовых комбинаций
SU1288751A1 (ru) Устройство дл формировани изображени на экране телевизионного приемника