SU830384A1

SU830384A1 - Микропрограммное устройство управ-лЕНи

Info

Publication number: SU830384A1
Application number: SU792785262A
Authority: SU
Inventors: Алексей Леонидович Хлюнев; Александр Алексеевич Кузнецов
Original assignee: Предприятие П/Я В-8751
Priority date: 1979-06-14
Filing date: 1979-06-14
Publication date: 1981-05-15

Description

1

Изобретение относитс к вычислительной технике.

Известно микропрограммное устройсво управлени , содержащее триггер л, коммутаторы, элементы И, регистры адреса, запоминающие блоки 1.

Недостаток устройства - избыток оборудовани , так как оно содержит два коммутатора и два регистра адреса .

Наиболее близким по технической сущности к предлагаемому вл етс микропрограммное устройство управлени , содержащее два запоминак цнх блока, соединённых с соответствующими регистрами адреса, два блока проверки условий, два триггера блокировки и два элемента И 2.

Недостатком данного устройства вл етс избыток оборудовани , обусловленный наличием двух блоков проверки , двух триггеров блокировки, двух регистров адреса, работающих поочередно.

Цель изобретени - упрощение устройства ..

Цель достигаетс тем, что в устройство , содержащее запоминающие блки , элементы И, триггер блокировки

и регистр адреса, первый разр дный выход которого соединен с адресными входами первого и второго запоминающих блоков, управл ющие входы которых соединены с выходами первого и второго Элементов И соответственно, первые входы которых соединены с первым управл ющим входом устройства, первые выходы первого и второго за0 поминающих блоков соединены с первым и вторым управл ющими выходами устройства , введен блок проверки условий, выход которого соединен со входом триггера блокировки выход триггера

5 блокировки соединен со вторыми входами первого и второго элементов И, третий вход первого элемента И соединен со вторым разр дным выходом регистра адреса, третий вход второ0 го элемента И соединен с третьим разр дным выходом регистра адреса, первый вход регистра адреса соединен со вторым выходом первого запоминающего блока, второй вход ре5 гистра адреса соединен со вторым выходом второго запоминающего блока, третьи выходы первого и второго запоминающих блоков соединены с первым и вторым входами блока проверки условий соответственно, третий вход которого соединен со вторым управл ющих входом устройства.

Кроме того, блок проверки условий содержит двр схемы сравнени и элемент ИЛИ, причем первые входы первой и второй схем сравнени соединены соответственно с первым и вторым входами блока, вторые входы первой и второй схем сравнени соединены с третьим входом блока, выходы первой и второй схем сравнени соединены соответственно с первым и вторым входами элемента ИЛИ, выход которого содинен с выходом блока.

На чертеже приведена функциональна схема устройства.

Устройство содержит запоминающие блоки 1 и 2, регистр 3 адреса, элементы И 4 и 5f триггер б блокировки, блок 7 проверки условий, управл ющие входы 8 и 9, управл ющие выходы 10 и 11, единичный выход 12 триггер младшего разр да регистра 3 адреса, нулевой выход 13 этого триггера, перва схема 14 сравнени , втора схема 15 сравнени , элемент ИЛИ 16.

Устройство работает следующим образом .

При поступлении тактового сигнала на управл ющий вход 8 по адресу, наход щемус в регистре 3 адреса, происходит считывание микрокоманды из одного из запоминающих блоков 1 и 2, Выбор запоминающего блока, из которого должна быть считана микрокоманд производитс следующим .образом. При наличии , в младшем разр де регистра 3 адреса управл ющий сигнал с выхода 12 открывает элемент И 4, при этом по тактовому сигналу со входа 8 производитс считывание микрокоманды из запоминающего блока (т.е. из запоминающего блока 1 производитс считывание микрокоманд с нечетными адресами). При наличии О в младшем разр де регистра адреса управл ющий сигнал с выхода 13 открывает элемент И 5 и по тактовому сигналу с управл ющего входа 8 производитс считывание микрокоманд из, запоминающего блока 2 (т.е. из запоминающего блока 2 производитс считывание микрокоманд с нечетными адресами). Считанна из запоминающего блока 1 или 2 микрокоманда реализует микрооперации на выходах 10 или 11 запоминающих блоков и устанавливает в регистре 3 адреса адрес следующей микрокоманды. В том случае , когда при выполнении некоторой микрокоманды, например считанной из запоминающего блока 2, устройство должно перейти в режим ожидани по условию, подаваемому на управл ющий вход 9, с соответствующего выхода запоминающего блока 2 на вход блока 7проверки условий поступает сигнал адреса услови . Если условие ожидани подано на управл ющий вход 9, то с

выхода блока элементов. производитс установка триггера блокировки б в единичное состо ние. При этом сигнал с выхода триггера б блокировки закрывает элементы И 4 и 5, тем caNffiiM запреща поступление тактовых сигналов на входы запоминающих блоков 1 и 2„ При сн тии услови ожидани с управл ющего входа 9, триггер 6 устанавливаетс в нулевое состо ни тем самым разблокиру элементы И 4 и 5 и разреша дальнейщую работу устройства по тактовым сигналам с управл ющего входа 3

Таким образом, устройство упрощаетс в св зи с тем, что оно содержит один регистр адреса.

изобретени

Claims

1; Микропрограммное устройство управлени , содержащее запоминающие блоки, элементы И, триггер блокировки и регистр адреса, первый.разр дный выход которого соединен с адресными входами первого и второго запоминающих блоков, управл ющие входы которых соединены соответственно с выходами первого и второго элементов И, первые входы которых соединены с первым управл ющим входом устройства , первые выходы первого и второго запоминающих блоков соединены с первым и вторым управл ющими выходами устройства, отличающеес тем,- что, с целью упрощени устройства , оно содержит блок проверки условий , выход которого соединен со входом триггеоа блокировки, выход триггера блокировки соединен со вторыг и входами первого и второгО злементов И, третий вход первого элемента И соединен со вторым разр дным выходом регистра адреса, третий вхо.ц второго элемента И соедкнек с третьим разр дным выходом регистра адреса, первый вход регистра адреса соединен со вторым выходом первого запоминающего блока, второй вход регистра адреса соединен со вторым выходом второго запоминающего блока третьи выходы первого и второго запоминающих блоко соединены с первым и вторым входами блока проверки условий соответственно , третий вход которого соединен со вторым управл ющим входом устройства

2. Устройство по п. 1, отличающеес тем, что блок проверки условий содеожит две схемы сравнени и элемент ИЛИ, причем первые входы первой и второй схем сравнени соединены соответственнос первым и вторым входами блока, вторые входы первой и второй схем сравнени соединены с третьим входом блока, выходы первой и второй схем сравнени соединены соответственно с первым и

вторым входаАш элемента ИЛИ, выход которого соединен с выходом блока,

Источники информации, прин тые во внимание при экспертизе

свидетельство СССР 06 F 9/12, 1973.

свидетельство СССР 06 F 9/12, 1973