SU951401A1 - Запоминающее устройство - Google Patents

Description

(5) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

1

Изобретение относитс  к вычислительной технике и может быть использовано при конструировании оперативных запоминащих устройств ЭВМ последовательного действи .

Известно запоминающее устройство с пр мой адресацией, используемое в качестве оперативных ЗУ ЭВМ на ферромагнитных элементах пам ти СООбщими недостатками известного ЗУ  вл ютс  необходимость восстановлени  информации при считывании и сложность изготовлени . Магнитные запом1 1ающие устройства, изготовленные интегральным способом, имеют ограниченное быстродействие, так как увеличение амплитуды адресных токов, способствующее увеличению скорости перемагничивани , приводит к разрушению информации в соседних  чейках. По мере возрастани  быстродействи  резко увеличиваетс  вли ние помех, борьба с которыми приводит к усложнению аппаратуры, увеличению ее стоимости, затруднению поиска неисправностей и снижению надежности запоминающего устройства.

Наиболее близким к предлагаемому по технической сущности  вл етс  запоминающее устройство с пр мой адресацией на регистрах с параллельными записью и считыванием информации, имеющие более высокое быстродейст ,Q ,вие по сравнению с магнитным 2.

Однако большое количество шин ограничивает быстродействие роста помех. Кроме этого применение такого ЗУ в ЭВМ последовательного стви  затруднительно.

Цель изобретени  - повышение быстродействи  устройства и его надежности .

Поставленна  цель достигаетс  тем, 20 что в запоминающее устройство, содержащее адресный блок, входы которого  вл ютс  адресными входами устройства , регистры хранени  информации ,, коммутатор и шины управлени , введены первый и второй формирователи , три группы элементов И-НЕ, причем вход первого формировател  соединен с первыми входами элементо И-НЕ первой группы, вторые входы элементов И-НЕ первой группы соеди .нены с первым выходом второго форми ровател , вход которого соединен с первой шиной управлени , третьи входы элементов И-НЕ первой группы соединены с соответствущими выходами адресного блока и адресными входами регистров хранени  информа ции, управл ющие входы адресного блока соединены соответственно со второй и третьей шиной управлени , первые входы элементов И-НЕ второй группы соединены с выходами элементов И-НЕ первой группы, выходы элементов И-НЕ второй группы соединены с информационными входами регистров хранени  информации, выходы которых подключены к первым входам элементов И-НЕ третьей группы, вторые вхо ды элементов И-НЕ третьей группы со динены с вторым выходом второго формировател , вторые входы элементов И-НЕ второй группы соединены с выходами элементов И-НЕ третьей группы и с информационными входами коммутатора , третьи входы элементов И-НЕ третьей группы соединены с выходами адресного блока, выход коммутатора  вл етс  выходом устройства, управл  ющий вход коммутатора соединен с четвертой шиной управлени , а также тем, что адресный блок содержит посл довательно соединенные первый, второй регистры и дешифратор, выходы ко торого  вл ютс  выходами адресного блока, входы- первого регистра  вл ютс  адресными входами адресного бло ка, управл ющие входы регистров  вл ютс  входами управлени  адресного блока. На чертеже изображена функциональ на  схема предлагаемого устройства. Оно содержит адресный блок 1, фор мирователи 2 и 3| элементы И-НЕ -6 первой, второй и третьей групп, реги стры 7 хранени  информации, шины 8-11 управлени . Адресный блок 1 содержит регистры 12 и 13, дешифратор Н. Предлагаемое устройство функционирует следующим образом. Адрес  чейки пам ти, в которую на до записать или из которой надо считать информацию, последовательным кодом поступает в регистр 12, по сиг 14 налу приема адреса (СПА) параллельным кодом переписываетс  в регистр 13. Дешифратор k в соответствии с.адресом по сдвигающим синхроимпульсам (ССИ) на одном из выходов (0,1, 2,...,2 ) формирует сдвигающие синхроимпульсы , обеспечивающие прием входной информации в соответствующий адресу хран щий регистр 6 при наличии сигнала записи (СЗ ) или выдачу информации из этого регистра при наличии сигнала считывани , разрываетс  сигналами записи. Так как сдвигающие импульсы поступают с выхода дешифратора только на один хран щий регистр, но в остальных хран щих регистрах потери информации быть не может о Сигнал записи адреса (СЗА) должен быть импульсным, а сигнал записи (СЗ) и сигнал считывани  (СС могут быть потенциальными, но по длительности должны равн тьс  времени сдвига всех разр дов так, чтобы суммарное врем  приема адреса. дешифрации адреса и задержек на входе или выходе регистров 7 равн лось времени сдвига всех разр дов каждого регистра 7. Это значит, что при большей разр дности слов количество регистров 7 можно увеличить, но при этом необходимо помнить и об увеличении задержки на дешифрацию, ввод или вывод информации при увеличении количества разр дов в адресе Точное соотношение можно определить зна  характеристики элементной базы. Применение предлагаемого устройства дл  построени  оперативных запоминающих устройств ЭВМ последовательного действи  позвол ет сократить номенклатуру базовых элементов в ЭВМ, упростить обслуживание ЭВМ, повысить их надежность и быстродействие , так как современною регистры, выполненные по интегральной технологии , имеют высокую надежность и лучшую помехоустойчивость при частотах , как минимум, на пор док выше рабочих частот магнитных элементов пам ти , а однотипность элементной базы благопри тно сказываетс  на всех этапах проектировани  и эксплуатации ЭВМо Дл  построени  ЗУ на шестнадцатиразр дных слов требуетс  не более 1500 корпусов интегральных импульсов микросхем 133 или И серий (1028 элементов К155ИР1), 37 элемен59

тов К 155ЛБ2, 176 элементов К 155ЛБ и элемента К155ЛБЗ) а быстродей ствие ЗУ полностью соответствует быстродействию ЭВМ, построенной на этой же элементной базе.

Использование однокорпусных многоразр дных последовательныхрегистров и однокорпусных импульсных дешифраторов существенно сокращает габариты , повышает надежность и технологичность ЗУ, Ремонт  чейки пам ти предлагаемого ЗУ сводитс  к замене микросхемы, а поиск и устранение такой неисправности в процессе эксплуатации не вызывает затруднений.

Claims (2)

1. Запоминающее устройство, содержащее адресный блок, входы которого  вл ютс  адресными входами устройства , регистры хранени  информации , кбМмутатор и шины управлени , отличающеес  тем, что, с целью повышени  быстродействи  . устройства и его надежности, в него введены первый и второй формирователи и три группы элементов И-НЕ, причем вход первого формировател   вл етс  входом устройства, выход первого формировател  соединен с первыми входами элементов И-НЕ первой группы, вторые входы элементов И-НЕ первой группы соединены с первым выходом второго формировател , вход которого соединен с первой шиной управлени , третьи входы элементов И-НЕ первой группы соединены с соответствующими выходами адресного блока и адресными входами регистров хранени  информации, управл ющие

16

входы адресного блока соединены соответственно с второй и третьей шинами управлени , первые входы элементов И-НЕ второй группы соединены с

выходами элементов И-НЕ первой группы , выходы элементов И-НЕ второй группы соединены с информационными входами регистров хранени  информации , выходы которых подключены к первым входам элементов И-НЕ третьей группы, вторые входы элементов И-НЕ третьей группы соединены с вторым выходом второго формировател , вторые входы элементов И-НЕ второй группы соединены с выходами элементов И-НЕ третьей группы и с информационными входами коммутатора, третьи входы элементов И-НЕ третьей группы соединены с выходами адресного блока , выход коммутатора  вл етс  выходом устройства, управл ющий вход коммутатора соединен с четвертой шиной управлени .

2 . Устройство по п. 1, о т л ичающеес  тем, что в нем адресный блок содержит последовательно соединенные первый, второй регистры и дешифратор, выходы которого  вл ютс  выходами адресного блока, вхоДы первого регистра  вл ютс  адресными входами адресного блока, управл ющие входы регистров  вл ютс  входами управлени  адресного блока. Источники информации,

прин тые во внимание при экспертизе

1.Каган Б.М. и др. Цифровые вычислительные машины и системы. Энерги , М., 1973, с. 2 2-301.

2.Майоров С.А, и др. Принципы организации цифровых машин. Машиностроение , Л., 197, с, 385-388. рис. 10. 16 (прототип).