JPS63142403A - プログラマブル・オートマトンにおける入力制御回路 - Google Patents
プログラマブル・オートマトンにおける入力制御回路Info
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- JPS63142403A JPS63142403A JP62297309A JP29730987A JPS63142403A JP S63142403 A JPS63142403 A JP S63142403A JP 62297309 A JP62297309 A JP 62297309A JP 29730987 A JP29730987 A JP 29730987A JP S63142403 A JPS63142403 A JP S63142403A
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- G—PHYSICS
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- G—PHYSICS
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- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
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- G05B2219/11—Plc I-O input output
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- Arrangements For Transmission Of Measured Signals (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Selective Calling Equipment (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、産業すなわち第３次産業におけるプログラマ
ブル−オートマトンの如きプロセス制御システムにおけ
る入力或いは入出力制御回路に関する。
ブル−オートマトンの如きプロセス制御システムにおけ
る入力或いは入出力制御回路に関する。
背景技術
周知の如く、プログラマブル・オートマトンは、プロセ
ッサ、このプロセッサに結合されたメモリ特に入出力画
像メモリ、入出力回路と中央装置間の接続をなすデータ
バスを含む中央処理装置によって制御された入出力回路
を含み、特に入力回路は、各センサに接続され得る多数
の並列入力チャンネルを含み、入力チャンネルの状態は
中央装置によって周期的に検知される。
ッサ、このプロセッサに結合されたメモリ特に入出力画
像メモリ、入出力回路と中央装置間の接続をなすデータ
バスを含む中央処理装置によって制御された入出力回路
を含み、特に入力回路は、各センサに接続され得る多数
の並列入力チャンネルを含み、入力チャンネルの状態は
中央装置によって周期的に検知される。
入力回路は、相互に接続されかつカードに固定された複
数の構成要素を含み、該カードの表面は可能な限り小さ
くされており、更に、入力回路はセンサと接続される端
子及び導体に影響を及ぼす寄生信号及び雑音を直接受け
る。
数の構成要素を含み、該カードの表面は可能な限り小さ
くされており、更に、入力回路はセンサと接続される端
子及び導体に影響を及ぼす寄生信号及び雑音を直接受け
る。
一般に、入力回路において光学式カプラが、センサから
到来する信号の非接地伝達をなすように入力チャンネル
に結合されて用いられる。１入力当り１つの光学式カプ
ラが存在し、それ故光学式カプラは入力カード上の相当
のスペースを占める。
到来する信号の非接地伝達をなすように入力チャンネル
に結合されて用いられる。１入力当り１つの光学式カプ
ラが存在し、それ故光学式カプラは入力カード上の相当
のスペースを占める。
更に、他の障害が光学式カプラの使用により生じ、光学
式カプラのフォトトランジスタが飽和されるようなはな
はだしい妨害がコモンモードの寄生信号により生じる。
式カプラのフォトトランジスタが飽和されるようなはな
はだしい妨害がコモンモードの寄生信号により生じる。
更に、光学式カプラの特性のバラツキ及び忠実度の不足
は、無能力になる時間が誤って識別されかつ変化するこ
とを意味する。
は、無能力になる時間が誤って識別されかつ変化するこ
とを意味する。
本発明の目的は、プロセス制御システムの作用に悪影響
を与えることなく各入力チャンネルに対する光学式カプ
ラの使用による障害を除去することであり、入力信号の
捕捉の安全性の点で性能のよい小型の入力回路構成によ
って該障害の除去を行なうことである。
を与えることなく各入力チャンネルに対する光学式カプ
ラの使用による障害を除去することであり、入力信号の
捕捉の安全性の点で性能のよい小型の入力回路構成によ
って該障害の除去を行なうことである。
また、本発明の目的は、簡単な方法でセンサの電圧を照
合することを可能にすることである。
合することを可能にすることである。
発明の概要
本発明によって、プログラマブル・オートマトン又はそ
れと同様なシステムの如きプロセス制御システムにおい
て、入力（又は入出力）回路は、閾値を有し入力信号を
濾波する濾波閾値手段によって各入力チャンネルに接続
された並列入力を存し、かつ入力チャンネルに供給され
た信号に対応する連続するビットを含むワードを伝達し
得る直列出力を有する直列化手段と、入出力画像メモリ
の内容を交換するために中央装置のプロセッサに結合さ
れ得、前記直列出力を入力（又は人出力）制御手段に接
続する直列接続手段と、直列化手段と入力制御手段の間
のワードの非接地伝達を確実にするために直列接続手段
の中に配置された光学式カプラの如き分離手段と、直列
接続手段において光学式カプラの後段に配置されたフィ
ルタとを含む。
れと同様なシステムの如きプロセス制御システムにおい
て、入力（又は入出力）回路は、閾値を有し入力信号を
濾波する濾波閾値手段によって各入力チャンネルに接続
された並列入力を存し、かつ入力チャンネルに供給され
た信号に対応する連続するビットを含むワードを伝達し
得る直列出力を有する直列化手段と、入出力画像メモリ
の内容を交換するために中央装置のプロセッサに結合さ
れ得、前記直列出力を入力（又は人出力）制御手段に接
続する直列接続手段と、直列化手段と入力制御手段の間
のワードの非接地伝達を確実にするために直列接続手段
の中に配置された光学式カプラの如き分離手段と、直列
接続手段において光学式カプラの後段に配置されたフィ
ルタとを含む。
カードは、個数が低減された光学式カプラすなわち単一
のデータ伝達用の光学式カプラ及びクロック並びにアド
レス信号伝達用の光学式カプラを含むので、内部接続の
簡素化及び入力制御回路を担持するカードの小型化が行
なえる。更に、各チャンネルにおいて、濾波がなされる
ので、光学式カプラは寄生信号が除去されたデータ信号
を伝達することができる。
のデータ伝達用の光学式カプラ及びクロック並びにアド
レス信号伝達用の光学式カプラを含むので、内部接続の
簡素化及び入力制御回路を担持するカードの小型化が行
なえる。更に、各チャンネルにおいて、濾波がなされる
ので、光学式カプラは寄生信号が除去されたデータ信号
を伝達することができる。
好ましくは、パリティビットに加えて、センサの電圧を
チェックするためのビットと共にこの接続手段の保全性
をチェックするために固定値ビットが直列接続手段にお
いて伝達される各ワードに付加される。
チェックするためのビットと共にこの接続手段の保全性
をチェックするために固定値ビットが直列接続手段にお
いて伝達される各ワードに付加される。
実施例
ＴＳ１図に示されているプログラマブル・オートマトン
１０は、マイクロプロセッサ、処理用論理回路及び結合
されたメモリとしての特に入出力画像メモリｌｌａから
なる中央処理装置１１を含んでいる。プログラマブル・
オートマトン１０は、電源供給装置（図示せず）及び１
つ若しくはいくつかの入出力制御回路１２を含み、この
入出力制御回路１２が以下説明されている。
１０は、マイクロプロセッサ、処理用論理回路及び結合
されたメモリとしての特に入出力画像メモリｌｌａから
なる中央処理装置１１を含んでいる。プログラマブル・
オートマトン１０は、電源供給装置（図示せず）及び１
つ若しくはいくつかの入出力制御回路１２を含み、この
入出力制御回路１２が以下説明されている。
中央装置１１は、１つ或いは１つ以上の回路１２に例え
ば８ビツトバスからなるデータバス１３及びサービス信
号バス１４によって接続される。
ば８ビツトバスからなるデータバス１３及びサービス信
号バス１４によって接続される。
各入出力制御回路１２は、標準並列入力チャンネル１５
及び２つの並列プライオリティイベント入力チャンネル
１６を含む。各入力チャンネルは、入力端子１７を介し
てセンサに接続され得、閾値を有しかつ入力信号をアナ
ログ的に濾波する濾波閾値手段１８を有する。
及び２つの並列プライオリティイベント入力チャンネル
１６を含む。各入力チャンネルは、入力端子１７を介し
てセンサに接続され得、閾値を有しかつ入力信号をアナ
ログ的に濾波する濾波閾値手段１８を有する。
チャンネル１５は、直列化手段２０の並列入力１９に接
続される。直列化手段２０は、本例においては並列・直
列レジスタによって形成されている。もう１つの並列・
直列レジスタ２０ａは、標準入力チャンネルの数を倍に
するために付加されている。入力の捕捉容量は、他の並
列・直列レジスタの付加によって更に増加され得る。
続される。直列化手段２０は、本例においては並列・直
列レジスタによって形成されている。もう１つの並列・
直列レジスタ２０ａは、標準入力チャンネルの数を倍に
するために付加されている。入力の捕捉容量は、他の並
列・直列レジスタの付加によって更に増加され得る。
並列・直列レジスタ２０は、光学式カプラ２３又は他の
同様な非接地伝達手段を含む直列接続手段２２を介して
、中央装置１１のクロックシステムとは独立しているク
ロックシステム２６を有する入出力制御手段２５の直列
入力２４に接続された直列出力２１を有する。レジスタ
２０及び２０ａによる入力の捕捉は、同時にかつ中央装
置の捕捉及び処理速度とは独立になされ得る。
同様な非接地伝達手段を含む直列接続手段２２を介して
、中央装置１１のクロックシステムとは独立しているク
ロックシステム２６を有する入出力制御手段２５の直列
入力２４に接続された直列出力２１を有する。レジスタ
２０及び２０ａによる入力の捕捉は、同時にかつ中央装
置の捕捉及び処理速度とは独立になされ得る。
更に詳細には、クロックシステム２６は、多数の信号、
特に不連続のクロック信号ＣＫ及び検知信号ＳＴを出力
する。信号ＣＫ及びＳＴは、それぞれ直列接続手段２２
によってビット及びワードが伝達されるように時間を定
める。信号ＣＫ及びＳＴは制御手段２５から並列直列レ
ジスタ２０の入力２７へ光学式カプラ２８．２９と共に
設けられたラインを介して伝達される。
特に不連続のクロック信号ＣＫ及び検知信号ＳＴを出力
する。信号ＣＫ及びＳＴは、それぞれ直列接続手段２２
によってビット及びワードが伝達されるように時間を定
める。信号ＣＫ及びＳＴは制御手段２５から並列直列レ
ジスタ２０の入力２７へ光学式カプラ２８．２９と共に
設けられたラインを介して伝達される。
変形例として、クロックシステム２６は、連続信号ＣＫ
’を直列接続手段のビットの時間を合わせるために出力
し得、並列・直列信号Ｐ／Ｓをレジスタ２０の並列ロー
ド又は直列シフトを決定するために出力し得、信号ＣＫ
’及びＰ／Ｓは、手段２５からレジスタ２０へ各光学式
カプラと共に設けられた２つのラインを介して伝達され
る。
’を直列接続手段のビットの時間を合わせるために出力
し得、並列・直列信号Ｐ／Ｓをレジスタ２０の並列ロー
ド又は直列シフトを決定するために出力し得、信号ＣＫ
’及びＰ／Ｓは、手段２５からレジスタ２０へ各光学式
カプラと共に設けられた２つのラインを介して伝達され
る。
並列・直列レジスタ２０ａは、レジスタ２０のように、
一方では濾波閾値手段１８を介してチャンネル１５に接
続された並列入力１９ａを、他方では光学式カプラ２３
ａと共に設けられた直列接続手段２２ａを介して制御手
段２５の第２直列入力２４ａに接続された直列出力２１
ａを有する。
一方では濾波閾値手段１８を介してチャンネル１５に接
続された並列入力１９ａを、他方では光学式カプラ２３
ａと共に設けられた直列接続手段２２ａを介して制御手
段２５の第２直列入力２４ａに接続された直列出力２１
ａを有する。
レジスタ２０ａの入力３０は、信号ＣＫ及びＳＴをレジ
スタ２０を介して間接的に受信する。発明の入力制御回
路が数個の並列・直列レジスタ２０．２０ａ１２０ｂ、
２０Ｃ１・・・・・・を含むとき、１つか２つのクロッ
ク及び／又は制御光学式カプラ２８．２９で間に合せ、
レジスタと同数の直列接続光学式カプラ２３を準備すれ
ばよいことは注目される。
スタ２０を介して間接的に受信する。発明の入力制御回
路が数個の並列・直列レジスタ２０．２０ａ１２０ｂ、
２０Ｃ１・・・・・・を含むとき、１つか２つのクロッ
ク及び／又は制御光学式カプラ２８．２９で間に合せ、
レジスタと同数の直列接続光学式カプラ２３を準備すれ
ばよいことは注目される。
制御手段２５は、更に濾波閾値手段１８及び光学式カプ
ラ３２を介してプライオリティ高速入力１６に接続され
た並列入力３１を含む。手段２５は、更に光学式カプラ
３３及び保護回路３４の各々によって出力端子３５に接
続された多数の並列出力０１〜Ｏｘを含む。信号ＣＫ及
びＳＴ（又は変形例においてはＣＫ’及びＰ／Ｓ）によ
って時間を合わせられた直列出力３６は、光学式カプラ
３８と共に設けられた直列接続手段３７を介して自己検
査装置及び／又は適当なユーザの手段に接続される。
ラ３２を介してプライオリティ高速入力１６に接続され
た並列入力３１を含む。手段２５は、更に光学式カプラ
３３及び保護回路３４の各々によって出力端子３５に接
続された多数の並列出力０１〜Ｏｘを含む。信号ＣＫ及
びＳＴ（又は変形例においてはＣＫ’及びＰ／Ｓ）によ
って時間を合わせられた直列出力３６は、光学式カプラ
３８と共に設けられた直列接続手段３７を介して自己検
査装置及び／又は適当なユーザの手段に接続される。
変形例として、並列出力０１〜Ｏｘは、削除され得、入
出力制御手段２５は、光学式カプラ３８を介して非直列
化手段の直列入力に接続された単一の直列出力を含み、
非直列化手段の並列出力は、保護回路３４を介して出力
チャンネルに接続されているが、かかる配置は直列化手
段２０のそれと同様である。
出力制御手段２５は、光学式カプラ３８を介して非直列
化手段の直列入力に接続された単一の直列出力を含み、
非直列化手段の並列出力は、保護回路３４を介して出力
チャンネルに接続されているが、かかる配置は直列化手
段２０のそれと同様である。
手段２５の１つの入力３９は、出力のうちの１つに誤り
が発生し、この誤りが回路３４のうちの１つによって検
出されたとき光学式カプラ４０を介して誤り信号を受信
する。尚、表示装置４１は、導体４２によって制御手段
２５の多重送信出力４３に接続される。
が発生し、この誤りが回路３４のうちの１つによって検
出されたとき光学式カプラ４０を介して誤り信号を受信
する。尚、表示装置４１は、導体４２によって制御手段
２５の多重送信出力４３に接続される。
第２図に示されている実施例において、直列化手段２０
は、１９個のＤ形フリップフロップ、すなわち、センサ
の電圧Ｕの正誤をチェックする単一のフリップフロップ
ＢＣＵ、入力端子１７にそれぞれ接続された１６個のデ
ータフリップフロップＢＯ〜Ｂ１５、及び２つの交換制
御フリップフロップＢＢＯ１ＢＢＩで形成される。
は、１９個のＤ形フリップフロップ、すなわち、センサ
の電圧Ｕの正誤をチェックする単一のフリップフロップ
ＢＣＵ、入力端子１７にそれぞれ接続された１６個のデ
ータフリップフロップＢＯ〜Ｂ１５、及び２つの交換制
御フリップフロップＢＢＯ１ＢＢＩで形成される。
フリップフロップＢＣＵは、センサの出力電圧がスレシ
ョールド電圧ＶＲＥＦより低いか否か又は高いか否かに
よって値が０又は１のビットを生成する。
ョールド電圧ＶＲＥＦより低いか否か又は高いか否かに
よって値が０又は１のビットを生成する。
フリップフロップＢＯ〜Ｂ１５は、各端子１７に印加さ
れた電圧が同一のスレショールド電圧ＶＲＥＦより低い
か否か又は高いか否かによって値１又は０のビットを生
成する。従って、スレショールド電圧のどのような変動
も同一方向において考慮されるので、このスレショール
ド電圧が同一になることは、一方ではセンサの電圧Ｕを
チェックするために、他方ではこれらセンサから到来す
るデータを捕捉するために有益である。
れた電圧が同一のスレショールド電圧ＶＲＥＦより低い
か否か又は高いか否かによって値１又は０のビットを生
成する。従って、スレショールド電圧のどのような変動
も同一方向において考慮されるので、このスレショール
ド電圧が同一になることは、一方ではセンサの電圧Ｕを
チェックするために、他方ではこれらセンサから到来す
るデータを捕捉するために有益である。
フリップフロップＢＢＯ１ＢＢＩは、直列化手段と入出
力制御手段間の接続の物理的な状態をチェックするため
にそれぞれ固定値０及び１のビットＢＯ１Ｂ１を出力す
るように適合されている。
力制御手段間の接続の物理的な状態をチェックするため
にそれぞれ固定値０及び１のビットＢＯ１Ｂ１を出力す
るように適合されている。
ビットＢＯ及びＢ１は、破損の場合に信号のやり取りの
禁止及び誤り信号の送出を確実にするように光学式カプ
ラ接続２３．２３ａ１及び２８．２９が伝達誤りをもた
らすか否かをチェックする。
禁止及び誤り信号の送出を確実にするように光学式カプ
ラ接続２３．２３ａ１及び２８．２９が伝達誤りをもた
らすか否かをチェックする。
この破損は、例えば光学式カプラの短絡又は切断によっ
て生じ得る。
て生じ得る。
各データフリップフロップＢＯ〜Ｂｎは、各端子１７に
濾波閾値手段１８を介して接続され、それらのうちのフ
リップフロップＢ１５と結合された１つのみが簡単のた
めに示されている。
濾波閾値手段１８を介して接続され、それらのうちのフ
リップフロップＢ１５と結合された１つのみが簡単のた
めに示されている。
各手段１８は、アナログフィルタ回路４５が前段にある
コンパレータ４４を含む。回路４５は、端子１７とコン
パレータ間に２つの直列抵抗Ｒ１、Ｒ２を有し、Ｒ２と
コンパレータの入力間に位置している点はキャパシタＣ
１を介して接地され、Ｒ１とＲ２間の中間点は、ツェナ
ーダイオードＺ１と並列接続された抵抗Ｒ３を介して接
地されている。コンパレータのもう１つの入力は、上述
した利点によってスレショールド電圧ＶＲＥＦを受けて
いる。
コンパレータ４４を含む。回路４５は、端子１７とコン
パレータ間に２つの直列抵抗Ｒ１、Ｒ２を有し、Ｒ２と
コンパレータの入力間に位置している点はキャパシタＣ
１を介して接地され、Ｒ１とＲ２間の中間点は、ツェナ
ーダイオードＺ１と並列接続された抵抗Ｒ３を介して接
地されている。コンパレータのもう１つの入力は、上述
した利点によってスレショールド電圧ＶＲＥＦを受けて
いる。
別のコンパレータ４４は、レジスタの直列出力２１がパ
リティビットを生成しフレームに印加するための手段４
６に接続されるのに対して、レジスタ２０の並列入力１
９に接続さる。手段４６は、レジスタ２０によって発せ
られた各フレームに対するパリティ計算手段４７を含む
。手段４７は、検知信号ＳＴによって動作する適当な論
理回路４８を介して直列接続手段２２に交換の最後に伝
達されるパリティビットＰ４７を出力する。この交換の
最後の伝達は、論理回路４９によって制御されるスイッ
チ手段５０によってなされる。論理回路４９は、フリッ
プフロップＢＣＵＳＢＯ〜Ｂｎ。
リティビットを生成しフレームに印加するための手段４
６に接続されるのに対して、レジスタ２０の並列入力１
９に接続さる。手段４６は、レジスタ２０によって発せ
られた各フレームに対するパリティ計算手段４７を含む
。手段４７は、検知信号ＳＴによって動作する適当な論
理回路４８を介して直列接続手段２２に交換の最後に伝
達されるパリティビットＰ４７を出力する。この交換の
最後の伝達は、論理回路４９によって制御されるスイッ
チ手段５０によってなされる。論理回路４９は、フリッ
プフロップＢＣＵＳＢＯ〜Ｂｎ。
ＢＢＩ、の出力信号を異なる入力に受け、これら信号が
直列信号の末端を示すとき、スイッチを制御する。スイ
ッチ５０は、このように切換の間２１〜４８の直接接続
をなし、交換の終了時に４７〜４８の接続を行なう。
直列信号の末端を示すとき、スイッチを制御する。スイ
ッチ５０は、このように切換の間２１〜４８の直接接続
をなし、交換の終了時に４７〜４８の接続を行なう。
好ましくは、手段４７は、２入力排他的論理和ゲート及
び信号ＣＫによりタイミングがとられかつ信号ＳＴによ
りリセットされるＤ形フリップフロップを含む。Ｄ形フ
リップフロップのデータ入力は、排他的論理和ゲートの
出力に接続される。
び信号ＣＫによりタイミングがとられかつ信号ＳＴによ
りリセットされるＤ形フリップフロップを含む。Ｄ形フ
リップフロップのデータ入力は、排他的論理和ゲートの
出力に接続される。
Ｄ形フリップフロップのＱ出力は、一方ではスイッチ５
０に直列接続手段への接続のために接続し、他方では排
他的論理和ゲートの第１入力に接続される。しかるに、
排他的論理和ゲートの第２入力はレジスタ２０の出力に
接続される。このように、パリティ計算は簡単な方法で
なされる。
０に直列接続手段への接続のために接続し、他方では排
他的論理和ゲートの第１入力に接続される。しかるに、
排他的論理和ゲートの第２入力はレジスタ２０の出力に
接続される。このように、パリティ計算は簡単な方法で
なされる。
センサの電圧ＵのチェックのためのフリップフロップＢ
ＣＵは、電圧Ｕが印加され得る入力端子５１にコンパレ
ータ５２及びディジタルフィルタ５３によって接続され
る。コンパレータ５２は、電圧Ｕをスレショールド電圧
ＶＲＥＦと比較し、フィルタ５３は、変形例においては
アナログフィルタであり得るが、フリップフロップＢＣ
Ｕに印加される信号ＳＵを出力する。
ＣＵは、電圧Ｕが印加され得る入力端子５１にコンパレ
ータ５２及びディジタルフィルタ５３によって接続され
る。コンパレータ５２は、電圧Ｕをスレショールド電圧
ＶＲＥＦと比較し、フィルタ５３は、変形例においては
アナログフィルタであり得るが、フリップフロップＢＣ
Ｕに印加される信号ＳＵを出力する。
ディジタルフィルタ５３は、センサの電圧Ｕを切断する
ときには手段１８のフィ゛ルタ回路４５の時定数より小
なる時定数を有し、センサの電圧Ｕを再び立ち上げると
きには回路４５の時定数より大なる時定数を有するよう
に設計されたアップダウンカウンタである。
ときには手段１８のフィ゛ルタ回路４５の時定数より小
なる時定数を有し、センサの電圧Ｕを再び立ち上げると
きには回路４５の時定数より大なる時定数を有するよう
に設計されたアップダウンカウンタである。
このように、センサの電圧をチェックするための信号Ｓ
Ｕは、電圧Ｕの切断時においてはデータ信号より速く、
電圧Ｕの立ち上り時には入力チャンネルのアナログフィ
ルタ４５のキャパシタＣ１の充電が可能となるようにデ
ータ信号より遅くなるように状態が変化する。
Ｕは、電圧Ｕの切断時においてはデータ信号より速く、
電圧Ｕの立ち上り時には入力チャンネルのアナログフィ
ルタ４５のキャパシタＣ１の充電が可能となるようにデ
ータ信号より遅くなるように状態が変化する。
スイッチング装置５４は、スイッチング制御の作用とし
てレジスタのフリップフロップ例えば本例においては１
６個又は１２個のフリップフロップの全て又は一部を活
性化するために、並列直列レジスタ２０に結合されてい
る。各直列接続フレームは、そのとき１６の有効な入力
チャンネルの作用に対してビットＣＵＳＢＯＳＢｌ、Ｂ
２、・・・・・・Ｂ１４、Ｂ１５、ＢＢＯ，ＢＢＩ、Ｐ
４７の代りにビットＣＵＳＢＯ１Ｂ１、Ｂ２、・・・・
・・ＢＩＯｌＢｌｌ、ＢＢＯ，ＢＢＩ、Ｐ４７からなっ
ているので、レジスタ２０は、１２人入力ャンネルの容
量の小さなものとして選択される。
てレジスタのフリップフロップ例えば本例においては１
６個又は１２個のフリップフロップの全て又は一部を活
性化するために、並列直列レジスタ２０に結合されてい
る。各直列接続フレームは、そのとき１６の有効な入力
チャンネルの作用に対してビットＣＵＳＢＯＳＢｌ、Ｂ
２、・・・・・・Ｂ１４、Ｂ１５、ＢＢＯ，ＢＢＩ、Ｐ
４７の代りにビットＣＵＳＢＯ１Ｂ１、Ｂ２、・・・・
・・ＢＩＯｌＢｌｌ、ＢＢＯ，ＢＢＩ、Ｐ４７からなっ
ているので、レジスタ２０は、１２人入力ャンネルの容
量の小さなものとして選択される。
第３図は、入出力制御手段２５の一実施例を示している
。手段２５の直列入力２４は、ディジタルコモンモード
フィルタ６０を介して直列並列レジスタによって形成さ
れた非直列化手段６２の直列入力６１及び伝達された各
ワードに対して正又は誤パリティを表わすパリティビッ
トＰＡＲを出力するパリティチェック手段６３の双方に
接続されている。同様のことが直列入力２４ａに対して
行なわれ、直列入力２４ａに対してコモンモードディジ
タルフィルタ６０ａは、非直列化レジスタ及びレジスタ
６２と同一構成の回路と共に設けらている。
。手段２５の直列入力２４は、ディジタルコモンモード
フィルタ６０を介して直列並列レジスタによって形成さ
れた非直列化手段６２の直列入力６１及び伝達された各
ワードに対して正又は誤パリティを表わすパリティビッ
トＰＡＲを出力するパリティチェック手段６３の双方に
接続されている。同様のことが直列入力２４ａに対して
行なわれ、直列入力２４ａに対してコモンモードディジ
タルフィルタ６０ａは、非直列化レジスタ及びレジスタ
６２と同一構成の回路と共に設けらている。
好ましくは、手段６３は手段４７に対して説明された方
法でＤ形フリップフロップと相互に接続された排他的論
理和ゲートを含んでいる。排他的論理和ゲートの１入力
は、このように入力２４に接続され、もう１つの入力は
、Ｄ形フリップフロップのＱ出力に接続され、Ｑ出力は
、更にこれから説明される交換制御論理回路に接続され
ている。
法でＤ形フリップフロップと相互に接続された排他的論
理和ゲートを含んでいる。排他的論理和ゲートの１入力
は、このように入力２４に接続され、もう１つの入力は
、Ｄ形フリップフロップのＱ出力に接続され、Ｑ出力は
、更にこれから説明される交換制御論理回路に接続され
ている。
各ディジタルフィルタ６０．６０ａは、クロックシステ
ム２６からのクロック信号ＨＤ１、ＨＤ２を受けて直列
接続手段２２．２２ａに影響するコモンモード障害を除
去するために働く。
ム２６からのクロック信号ＨＤ１、ＨＤ２を受けて直列
接続手段２２．２２ａに影響するコモンモード障害を除
去するために働く。
レジスタ６２は、並列出力Ｂ１、ＢＯ１ＤＯ〜Ｄｌｌ及
びＣＵを有している。レジスタ６２の出力ＤＯ〜Ｄ１１
は、交換確認レジスタ６４に結合されている。しかるに
、出力Ｂ１、ＢＯ及びＣＵは、交換制御論理回路６６に
結合されている。交換制御論理回路６６は、交換保全性
制御ビットＢＯ及びＢ１に加えてパリティ制御ビットＰ
ＡＲを受け、２つの直列接続手段２２及び２２ａのビッ
）ＢＯｌＢｌ、ＰＡＲ全てが正しい値を有することがチ
ェックされたとき交換確認信号ＶＡＬを出力する。論理
回路６６は、ビットＢＯ１Ｂｌ、ＰＡＲのうちの１つが
所定の交換数に対する正しくない値を保持するときはリ
セット信号ＲＺ及び誤り信号ＤＥＦＩを出力するほか、
ビットＣＵがセンサの電圧が低すぎることを知らせると
きは誤り信号ＤＥＦＯを出力する。
びＣＵを有している。レジスタ６２の出力ＤＯ〜Ｄ１１
は、交換確認レジスタ６４に結合されている。しかるに
、出力Ｂ１、ＢＯ及びＣＵは、交換制御論理回路６６に
結合されている。交換制御論理回路６６は、交換保全性
制御ビットＢＯ及びＢ１に加えてパリティ制御ビットＰ
ＡＲを受け、２つの直列接続手段２２及び２２ａのビッ
）ＢＯｌＢｌ、ＰＡＲ全てが正しい値を有することがチ
ェックされたとき交換確認信号ＶＡＬを出力する。論理
回路６６は、ビットＢＯ１Ｂｌ、ＰＡＲのうちの１つが
所定の交換数に対する正しくない値を保持するときはリ
セット信号ＲＺ及び誤り信号ＤＥＦＩを出力するほか、
ビットＣＵがセンサの電圧が低すぎることを知らせると
きは誤り信号ＤＥＦＯを出力する。
信号ＶＡＬは、レジスタ６４に適合し、その状態によっ
てレジスタのロードを可能にするか又は阻止する。誤り
の場合には、レジスタ６４は前のフレームのデータを保
持し、誤りが持続するときはｎ （ｎは例えば３）フレ
ーム間古いデータを保持し、ｎ＋１フレームで論理回路
６６における計数回路及び第４図を参照して更に説明さ
れる手段によってリセットされる。
てレジスタのロードを可能にするか又は阻止する。誤り
の場合には、レジスタ６４は前のフレームのデータを保
持し、誤りが持続するときはｎ （ｎは例えば３）フレ
ーム間古いデータを保持し、ｎ＋１フレームで論理回路
６６における計数回路及び第４図を参照して更に説明さ
れる手段によってリセットされる。
記憶保持レジスタ６５は、８ビツトバスへのデータ送出
のために８出力マルチプレクサ６７を介してスリーステ
ートバッファ６８に接続された１２本のラインｌ０−１
１１を制御する。マルチプレクサ６７は、図示されてな
い同様の記憶保持レジスタからの１２本の出力ライン１
１２〜１２Ｂを受は止め、直列接続手段２２ａに対応す
る。マルチプレクサ６７は、異なる他の信号、特にイベ
ント入力１６から場合しだいで到来する高速入力信号Ｅ
ＲＯ１ＥＲＩ、センサ電圧誤り信号ＤＥＦＯ１交換誤り
信号ＤＥＦＩ、出力誤り信号ＤＥＦ２及び自動装置の電
圧誤り信号ＤＥＦ３を多重する。論理回路６９は、マル
チプレクサ６７に適合した割込み信号ＩＮＴを生成する
ために信号ＥＲＯ１ＥＲＩも受ける。
のために８出力マルチプレクサ６７を介してスリーステ
ートバッファ６８に接続された１２本のラインｌ０−１
１１を制御する。マルチプレクサ６７は、図示されてな
い同様の記憶保持レジスタからの１２本の出力ライン１
１２〜１２Ｂを受は止め、直列接続手段２２ａに対応す
る。マルチプレクサ６７は、異なる他の信号、特にイベ
ント入力１６から場合しだいで到来する高速入力信号Ｅ
ＲＯ１ＥＲＩ、センサ電圧誤り信号ＤＥＦＯ１交換誤り
信号ＤＥＦＩ、出力誤り信号ＤＥＦ２及び自動装置の電
圧誤り信号ＤＥＦ３を多重する。論理回路６９は、マル
チプレクサ６７に適合した割込み信号ＩＮＴを生成する
ために信号ＥＲＯ１ＥＲＩも受ける。
第４図に詳細に示されている如く、交換制御論理回路６
６は、直列接続手段２２及び２２ａに対応するビットＢ
Ｏ１Ｂ１及びＰＡＲを受ける論理積回路７０を含む。回
路７０の出力は、誤りカウンタ７３の禁止入力及びＱ出
力が信号ＶＡＬを生成するＤ形フリップフロップ７７の
データ入力に接続される。フリップフロップ７１のクロ
ック入力及び誤りカウンタ７３の入力は、「第１フレー
ム」と称されるフリップフロップ７２を介して信号ＩＳ
Ｔを受ける。
６は、直列接続手段２２及び２２ａに対応するビットＢ
Ｏ１Ｂ１及びＰＡＲを受ける論理積回路７０を含む。回
路７０の出力は、誤りカウンタ７３の禁止入力及びＱ出
力が信号ＶＡＬを生成するＤ形フリップフロップ７７の
データ入力に接続される。フリップフロップ７１のクロ
ック入力及び誤りカウンタ７３の入力は、「第１フレー
ム」と称されるフリップフロップ７２を介して信号ＩＳ
Ｔを受ける。
第１フレームフリップフロップ７２は、従って１回目の
信号ＳＴが到来するときフリップフロップ７１の動作を
停止させかつカウンタ７３の計数値を増加させないよう
にすることができ、実際、フリップフロップ７１は直列
化レジスタ２０（２０ａ）にデータを記憶させるために
働き、２回目の信号ＳＴによって確認レジスタ６４にお
けるデータが使用され得る。
信号ＳＴが到来するときフリップフロップ７１の動作を
停止させかつカウンタ７３の計数値を増加させないよう
にすることができ、実際、フリップフロップ７１は直列
化レジスタ２０（２０ａ）にデータを記憶させるために
働き、２回目の信号ＳＴによって確認レジスタ６４にお
けるデータが使用され得る。
カウンタ７３は、一方ではレジスタ６４をリセットする
ために信号ＲＺを出力するＤ形フリップフロップ７４の
クロック入力に接続され、他方ではカウンタが４回連続
した交換エラーを計数したとき誤り信号ＤＥＦＩを出力
する論理回路７５に接続される出力を有する。信号ＤＥ
ＦＩを生成する論理回路７５は、信号ＦＲＡＭＨによっ
てレジスタ６５と同様に記憶保持が行なえる。
ために信号ＲＺを出力するＤ形フリップフロップ７４の
クロック入力に接続され、他方ではカウンタが４回連続
した交換エラーを計数したとき誤り信号ＤＥＦＩを出力
する論理回路７５に接続される出力を有する。信号ＤＥ
ＦＩを生成する論理回路７５は、信号ＦＲＡＭＨによっ
てレジスタ６５と同様に記憶保持が行なえる。
第５図は、入出力制御手段２５のクロックシステム２６
を示す。このシステムは、周波数が例えば３，７乃至４
ＭＨｚであるクロックが供給される入力端子８０．３
つの連続する分周器８１．８２．８３及び分周器８２と
並列な分周器８４を有する。
を示す。このシステムは、周波数が例えば３，７乃至４
ＭＨｚであるクロックが供給される入力端子８０．３
つの連続する分周器８１．８２．８３及び分周器８２と
並列な分周器８４を有する。
分周器８１は、分周器８２．８４に信号Ｓ／Ｆの状態に
よって０１分周又はｎ２ （但し、ｎ２＞ｎ＋）分周し
て得られる信号ＨＤ１を出力し、信号Ｓ／Ｆの状態は、
例えばフレームの若干の速度の低下のために光学式カプ
ラ２３の能力の低下したときの例えば特性の作用によっ
て選択される。
よって０１分周又はｎ２ （但し、ｎ２＞ｎ＋）分周し
て得られる信号ＨＤ１を出力し、信号Ｓ／Ｆの状態は、
例えばフレームの若干の速度の低下のために光学式カプ
ラ２３の能力の低下したときの例えば特性の作用によっ
て選択される。
分周器８２は、交流電流入力の場合にあり得るが、より
低速の伝達が望まれるとき、信号Ａ／ＤＣの状態によっ
て０３分周又はｎａ （但し、ｎ４〉ｎ３）分周され
た信号を生成する。分周器８２は、分周器８３に伝達さ
れる信号ＨＣＫを出力する。分周器８３は、不連続クロ
ック信号ＣＫ及び検査信号ＳＣを生成し、検査信号ＳＣ
は、信号ＨＣＫを０５分周することによって得られる。
低速の伝達が望まれるとき、信号Ａ／ＤＣの状態によっ
て０３分周又はｎａ （但し、ｎ４〉ｎ３）分周され
た信号を生成する。分周器８２は、分周器８３に伝達さ
れる信号ＨＣＫを出力する。分周器８３は、不連続クロ
ック信号ＣＫ及び検査信号ＳＣを生成し、検査信号ＳＣ
は、信号ＨＣＫを０５分周することによって得られる。
分周器８４は、信号ＨＤＩを受け、０６分周又はｎ７（
但し、ｎ７ ＞ｎ６ ）分周された信号ＨＤ２を出力し
、ｎ７は、信号Ａ、／ＤＣの状態の作用とじてＨＤ２の
速度を相当に低下させる。
但し、ｎ７ ＞ｎ６ ）分周された信号ＨＤ２を出力し
、ｎ７は、信号Ａ、／ＤＣの状態の作用とじてＨＤ２の
速度を相当に低下させる。
第６図は、各信号ＨＣＫＳＣＫ及びＳＴ、更にフレーム
の長さＴのタイミング図である。この長さＴは、例えば
、Ｓ／Ｆ−０かつＡ／Ｄ Ｃ−０のとき２．５ｍｓであ
り得る。
の長さＴのタイミング図である。この長さＴは、例えば
、Ｓ／Ｆ−０かつＡ／Ｄ Ｃ−０のとき２．５ｍｓであ
り得る。
クロックシステム２６は、制御手段２５に対して適当で
なければならないが、直列接続手段２２の時間を合せ、
多重表示を制御するために働く。
なければならないが、直列接続手段２２の時間を合せ、
多重表示を制御するために働く。
また、クロックシステム２６は、制御手段から直列接続
手段３７への信号のタイミングを合せる。
手段３７への信号のタイミングを合せる。
ＭＤＩ及びＨＤ２は、ディジタルフィルタ６０．６０ａ
のタイミングを合せるために働く。ＨＣＫは、ＣＫ及び
ＳＴを生成させ、制御手段２５の入力及び出力フレーム
の形成を可能にする。
のタイミングを合せるために働く。ＨＣＫは、ＣＫ及び
ＳＴを生成させ、制御手段２５の入力及び出力フレーム
の形成を可能にする。
更に、入出力制御手段の構成物及びソフトウェアと共に
自己検査装置が結合されているが、この自己検査装置は
図示されてない。
自己検査装置が結合されているが、この自己検査装置は
図示されてない。
アナログ入力フィルタ４５は、ディジタルフィルタに置
換され得る。
換され得る。
第７図に示された他の実施例において、直列化手段は、
アドレス信号にによって制御されたアナログマルチプレ
クサ１２０によって形成される。
アドレス信号にによって制御されたアナログマルチプレ
クサ１２０によって形成される。
マルチプレクサは、入力端子１１７にフィルタ１４５を
介して接続された入力１１９及びスレショールド電圧Ｖ
ＲＥＦが供給されるコンパレータ１４４を介して光学式
カプラ１２３と共に設けられ制御手段２５に接続された
直列接続手段１２２に接続された多重化出力１２１を有
する。マルチプレクサは、光学式カプラを有するライン
によって制御手段のアドレス出力１３２に接続されたア
ドレス入力１３０を有する。
介して接続された入力１１９及びスレショールド電圧Ｖ
ＲＥＦが供給されるコンパレータ１４４を介して光学式
カプラ１２３と共に設けられ制御手段２５に接続された
直列接続手段１２２に接続された多重化出力１２１を有
する。マルチプレクサは、光学式カプラを有するライン
によって制御手段のアドレス出力１３２に接続されたア
ドレス入力１３０を有する。
第１図は、本発明によるプログラマブル◆オートマトン
のための入出力制御回路を示すブロック図、第２図は、
第１図の入出力制御回路の好ましい実施例を示すブロッ
ク図、第３図は、第１図の入出力制御手段のブロック図
、第４図は、第３図の入出力制御手段の交換制御論理回
路の一部の詳細を示す図、第５図は、制御手段のクロッ
クシステムのブロック図、第６図は、クロックシステム
によって生成された信号を示すタイミング図、第７図は
、第１図の入出力制御回路に使用できる直列化手段の変
形例を示す図である。
のための入出力制御回路を示すブロック図、第２図は、
第１図の入出力制御回路の好ましい実施例を示すブロッ
ク図、第３図は、第１図の入出力制御手段のブロック図
、第４図は、第３図の入出力制御手段の交換制御論理回
路の一部の詳細を示す図、第５図は、制御手段のクロッ
クシステムのブロック図、第６図は、クロックシステム
によって生成された信号を示すタイミング図、第７図は
、第１図の入出力制御回路に使用できる直列化手段の変
形例を示す図である。
Claims (19)
- （１）プロセッサ及びメモリ特に入出力映像メモリを有
する中央装置と、入力制御回路と中央装置間の接続をな
すデータバス及びサービス信号バスとを含み、前記入力
制御回路は、各センサに接続可能な多数の並列入力チャ
ンネルを有し、前記入力制御回路の状態は中央装置によ
って周期的に検知されるプログラマブル・オートマトン
の如きプロセス制御システムにおける入力制御回路であ
って、閾値を有しかつ入力信号の濾波をなす濾波閾値手
段によって各入力チャンネルに接続された並列入力と入
力チャンネルに供給された信号に対応する連続するビッ
トを含むワードを伝達し得る直列出力とを有する直列化
手段と、前記直列出力を前記中央装置のプロセッサと結
合可能な入力制御手段に前記入出力映像メモリの内容の
交換のために接続する直列接続手段と、前記直列化手段
と前記入力制御手段間における入力信号の非接地伝達を
確実にするために前記直列接続手段の中に配置された光
学式カプラの如き分離手段と、前記直列接続手段におけ
る前記光学式カプラの後段に配置されたフィルタとを含
む入力制御回路。 - （２）前記直列化手段は、前記光学式カプラとの接続を
介して前記入力制御手段に適したクロック信号が直列デ
ータのタイミングをとるために供給されるクロック入力
を有する並列・直列レジスタである特許請求の範囲第１
項記載の入力制御回路。 - （３）複数の直列接続光学式カプラの各々及び単一のク
ロック光学式カプラによって前記入力制御手段に接続さ
れた複数の並列・直列レジスタを含む特許請求の範囲第
２項記載の入力制御回路。 - （４）前記並列・直列レジスタは、光学式カプラとの接
続を介して前記入力制御手段のクロック信号によって生
成された周期的な検知信号が供給される検知入力を有す
る特許請求の範囲第２項記載の入力制御回路。 - （５）複数の直列接続光学式カプラの各々及び単一の検
知光学式カプラによって前記入力制御手段に接続された
複数の並列・直列レジスタを含む特許請求の範囲第４項
記載の入力制御回路。 - （６）前記直列化手段は、複数の光学式カプラの各々を
介して前記入力制御手段のアドレス出力に接続された複
数のアドレス入力を有するアナログ・マルチプレクサで
ある特許請求の範囲第１項記載の入力制御回路。 - （７）前記直列化手段によって出力された各ワードは、
前記直列接続手段の保全性をチェックするために所定の
値の少なくとも１つの制御ビットを有し、前記直列化手
段は、制御ビットを生成してワードに付加するための手
段を有し、前記入力制御手段は、直列入力及び少なくと
も１つの制御ビットのための出力を有する非直列化手段
を有し、論理回路は、該非直列化手段によって受信され
た制御ビットの値が正しいとき交換確認信号を出力する
ために前記制御ビットを処理する特許請求の範囲第１項
記載の入力制御回路。 - （８）前記直列化手段から出力されたメッセージは、値
が１の制御ビット、値が０の制御ビット、ワードデータ
に対するパリテイビットを有し、前記直列化手段はパリ
テイビットを生成してワードに付加し、前記非直列化手
段は制御ビットのために各出力を有し、前記論理回路は
ビットの値が正しいとき交換確認信号を出力するために
伝達されたパリテイビットから計算された制御ビット及
びパリテイビットを処理する特許請求の範囲第７項記載
の入力制御回路。 - （９）パリテイビットを生成する手段は、出力がＤ形フ
リップフロップの入力に接続された排他的論理和ゲート
を含み、該Ｄ形フリップフロップのＱ出力は前記直列接
続手段に接続できかつ該排他的論理和ゲートの第１入力
に接続され、該排他的論理和ゲートの第２入力は直列化
レジスタの直列出力に接続され、パリテイビットは、第
２Ｄ形フリップフロップの入力に接続された第２排他的
論理和ゲートを有する手段によって計算され、該第２Ｄ
形フリップフロップのＱ出力は、交換制御論理回路及び
第２排他的論理和ゲートの第１入力に接続され、該排他
的論理和ゲートの第２入力は前記非直列化手段の直列入
力に接続されている特許請求の範囲第８項記載の入力制
御回路。 - （１０）前記入力制御手段は、データバスに結合可能な
並列確立レジスタ及び並列記憶保持レジスタを有し、該
並列確立レジスタは、確認信号のための入力を有し、前
記確認信号が出力されたとき非直列化レジスタの並列出
力を記憶保持し、かつ記憶保持レジスタへの転送はしな
い特許請求の範囲第７項記載の入力制御回路。 - （１１）前記交換制御論理回路は、確認信号、交換誤り
信号及び確立レジスタをリセットするための信号を生成
するために誤りカウンタ及び論理回路を有し、前記確認
信号が交換誤りを示唆するとき、カウンタは所定の誤り
数に達するまで計数値を増加し、それによってリセット
及び交換誤り信号が生成される特許請求の範囲第７項記
載の入出力制御回路。 - （１２）前記直列化手段によって出力された各ワードは
、センサの電圧をチェックするためのビットを有し、前
記直列化手段は電圧制御ビットを生成してフレームの先
頭で該電圧制御ビットの値を設定するための手段を有し
、前記非直列化手段は前記電圧制御ビットのための出力
を有し、前記論理回路は前記電圧が所定スレショールド
電圧より低いとき電圧誤り信号を出力するために電圧制
御ビットを処理する特許請求の範囲第７項記載の入出力
制御回路。 - （１３）前記電圧制御ビットを生成する手段は、フィル
タと直列のコンパレータを通して入力端子に接続され、
コンパレータは入力端子に供給されたセンサの電圧と前
記濾波閾値手段に供給された前記スレショールド電圧に
よって形成された基準電圧とを比較する特許請求の範囲
第１２項記載の入力制御回路。 - （１４）前記フィルタは、センサの電圧を遮断するとき
に時定数が前記濾波閾値手段の時定数より小となり、セ
ンサの電圧を再び立ち上げるときに時定数が前記濾波閾
値手段の時定数より大となるように設計されている特許
請求の範囲第１３項記載の入力制御回路。 - （１５）前記フィルタは、前記入力制御手段においてそ
れ自身の直列入力と非直列化手段との間に配置されたデ
ィジタルフィルタであり、前記フィルタは前記入力制御
手段のクロック信号によって生成された少なくとも１つ
のクロック信号によって時間を合わせられている特許請
求の範囲第７項記載の入力制御回路。 - （１６）スイッチング信号は、クロックシステムに適合
しており、該クロックシステムは該スイッチング信号の
状態の１つに対して速度がわずかに低下した少なくとも
１つのクロック信号を出力する特許請求の範囲第１項記
載の入力制御回路。 - （１７）スイッチング信号は、該スイッチング信号の状
態の１つに対して速度が相当に低下した少なくとも１つ
のクロック信号を出力するためにクロックシステムに適
合している特許請求の範囲第１項記載の入力制御回路。 - （１８）前記入力制御手段は、プロセス制御システムの
出力も制御し、データバス、並列データ出力の双方及び
直列データ出力に接続された直列化レジスタに結合可能
な出力レジスタを有する特許請求の範囲第１項記載の入
力制御回路。 - （１９）前記直列化レジスタの直列出力は、光学式カプ
ラを有する直列接続手段を介して前記非直列化手段に接
続され、前記非直列化手段の並列出力は各出力端子に接
続されている特許請求の範囲第１８項記載の入力制御回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8616855 | 1986-11-25 | ||
| FR8616855A FR2607274B1 (fr) | 1986-11-25 | 1986-11-25 | Circuit de gestion d'entrees notamment pour automate programmable |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63142403A true JPS63142403A (ja) | 1988-06-14 |
| JP2527771B2 JP2527771B2 (ja) | 1996-08-28 |
Family
ID=9341483
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