JPS63142403A - プログラマブル・オートマトンにおける入力制御回路 - Google Patents
プログラマブル・オートマトンにおける入力制御回路Info
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- JPS63142403A JPS63142403A JP62297309A JP29730987A JPS63142403A JP S63142403 A JPS63142403 A JP S63142403A JP 62297309 A JP62297309 A JP 62297309A JP 29730987 A JP29730987 A JP 29730987A JP S63142403 A JPS63142403 A JP S63142403A
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- G—PHYSICS
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- G06F13/38—Information transfer, e.g. on bus
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
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- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
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- G—PHYSICS
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- G05B2219/11—Plc I-O input output
- G05B2219/1185—Feedback of output status to input module and compare with command
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- G—PHYSICS
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- G05B2219/14144—Galvanic isolation
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Arrangements For Transmission Of Measured Signals (AREA)
- Selective Calling Equipment (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、産業すなわち第3次産業におけるプログラマ
ブル−オートマトンの如きプロセス制御システムにおけ
る入力或いは入出力制御回路に関する。
ブル−オートマトンの如きプロセス制御システムにおけ
る入力或いは入出力制御回路に関する。
背景技術
周知の如く、プログラマブル・オートマトンは、プロセ
ッサ、このプロセッサに結合されたメモリ特に入出力画
像メモリ、入出力回路と中央装置間の接続をなすデータ
バスを含む中央処理装置によって制御された入出力回路
を含み、特に入力回路は、各センサに接続され得る多数
の並列入力チャンネルを含み、入力チャンネルの状態は
中央装置によって周期的に検知される。
ッサ、このプロセッサに結合されたメモリ特に入出力画
像メモリ、入出力回路と中央装置間の接続をなすデータ
バスを含む中央処理装置によって制御された入出力回路
を含み、特に入力回路は、各センサに接続され得る多数
の並列入力チャンネルを含み、入力チャンネルの状態は
中央装置によって周期的に検知される。
入力回路は、相互に接続されかつカードに固定された複
数の構成要素を含み、該カードの表面は可能な限り小さ
くされており、更に、入力回路はセンサと接続される端
子及び導体に影響を及ぼす寄生信号及び雑音を直接受け
る。
数の構成要素を含み、該カードの表面は可能な限り小さ
くされており、更に、入力回路はセンサと接続される端
子及び導体に影響を及ぼす寄生信号及び雑音を直接受け
る。
一般に、入力回路において光学式カプラが、センサから
到来する信号の非接地伝達をなすように入力チャンネル
に結合されて用いられる。1入力当り1つの光学式カプ
ラが存在し、それ故光学式カプラは入力カード上の相当
のスペースを占める。
到来する信号の非接地伝達をなすように入力チャンネル
に結合されて用いられる。1入力当り1つの光学式カプ
ラが存在し、それ故光学式カプラは入力カード上の相当
のスペースを占める。
更に、他の障害が光学式カプラの使用により生じ、光学
式カプラのフォトトランジスタが飽和されるようなはな
はだしい妨害がコモンモードの寄生信号により生じる。
式カプラのフォトトランジスタが飽和されるようなはな
はだしい妨害がコモンモードの寄生信号により生じる。
更に、光学式カプラの特性のバラツキ及び忠実度の不足
は、無能力になる時間が誤って識別されかつ変化するこ
とを意味する。
は、無能力になる時間が誤って識別されかつ変化するこ
とを意味する。
本発明の目的は、プロセス制御システムの作用に悪影響
を与えることなく各入力チャンネルに対する光学式カプ
ラの使用による障害を除去することであり、入力信号の
捕捉の安全性の点で性能のよい小型の入力回路構成によ
って該障害の除去を行なうことである。
を与えることなく各入力チャンネルに対する光学式カプ
ラの使用による障害を除去することであり、入力信号の
捕捉の安全性の点で性能のよい小型の入力回路構成によ
って該障害の除去を行なうことである。
また、本発明の目的は、簡単な方法でセンサの電圧を照
合することを可能にすることである。
合することを可能にすることである。
発明の概要
本発明によって、プログラマブル・オートマトン又はそ
れと同様なシステムの如きプロセス制御システムにおい
て、入力(又は入出力)回路は、閾値を有し入力信号を
濾波する濾波閾値手段によって各入力チャンネルに接続
された並列入力を存し、かつ入力チャンネルに供給され
た信号に対応する連続するビットを含むワードを伝達し
得る直列出力を有する直列化手段と、入出力画像メモリ
の内容を交換するために中央装置のプロセッサに結合さ
れ得、前記直列出力を入力(又は人出力)制御手段に接
続する直列接続手段と、直列化手段と入力制御手段の間
のワードの非接地伝達を確実にするために直列接続手段
の中に配置された光学式カプラの如き分離手段と、直列
接続手段において光学式カプラの後段に配置されたフィ
ルタとを含む。
れと同様なシステムの如きプロセス制御システムにおい
て、入力(又は入出力)回路は、閾値を有し入力信号を
濾波する濾波閾値手段によって各入力チャンネルに接続
された並列入力を存し、かつ入力チャンネルに供給され
た信号に対応する連続するビットを含むワードを伝達し
得る直列出力を有する直列化手段と、入出力画像メモリ
の内容を交換するために中央装置のプロセッサに結合さ
れ得、前記直列出力を入力(又は人出力)制御手段に接
続する直列接続手段と、直列化手段と入力制御手段の間
のワードの非接地伝達を確実にするために直列接続手段
の中に配置された光学式カプラの如き分離手段と、直列
接続手段において光学式カプラの後段に配置されたフィ
ルタとを含む。
カードは、個数が低減された光学式カプラすなわち単一
のデータ伝達用の光学式カプラ及びクロック並びにアド
レス信号伝達用の光学式カプラを含むので、内部接続の
簡素化及び入力制御回路を担持するカードの小型化が行
なえる。更に、各チャンネルにおいて、濾波がなされる
ので、光学式カプラは寄生信号が除去されたデータ信号
を伝達することができる。
のデータ伝達用の光学式カプラ及びクロック並びにアド
レス信号伝達用の光学式カプラを含むので、内部接続の
簡素化及び入力制御回路を担持するカードの小型化が行
なえる。更に、各チャンネルにおいて、濾波がなされる
ので、光学式カプラは寄生信号が除去されたデータ信号
を伝達することができる。
好ましくは、パリティビットに加えて、センサの電圧を
チェックするためのビットと共にこの接続手段の保全性
をチェックするために固定値ビットが直列接続手段にお
いて伝達される各ワードに付加される。
チェックするためのビットと共にこの接続手段の保全性
をチェックするために固定値ビットが直列接続手段にお
いて伝達される各ワードに付加される。
実施例
TS1図に示されているプログラマブル・オートマトン
10は、マイクロプロセッサ、処理用論理回路及び結合
されたメモリとしての特に入出力画像メモリllaから
なる中央処理装置11を含んでいる。プログラマブル・
オートマトン10は、電源供給装置(図示せず)及び1
つ若しくはいくつかの入出力制御回路12を含み、この
入出力制御回路12が以下説明されている。
10は、マイクロプロセッサ、処理用論理回路及び結合
されたメモリとしての特に入出力画像メモリllaから
なる中央処理装置11を含んでいる。プログラマブル・
オートマトン10は、電源供給装置(図示せず)及び1
つ若しくはいくつかの入出力制御回路12を含み、この
入出力制御回路12が以下説明されている。
中央装置11は、1つ或いは1つ以上の回路12に例え
ば8ビツトバスからなるデータバス13及びサービス信
号バス14によって接続される。
ば8ビツトバスからなるデータバス13及びサービス信
号バス14によって接続される。
各入出力制御回路12は、標準並列入力チャンネル15
及び2つの並列プライオリティイベント入力チャンネル
16を含む。各入力チャンネルは、入力端子17を介し
てセンサに接続され得、閾値を有しかつ入力信号をアナ
ログ的に濾波する濾波閾値手段18を有する。
及び2つの並列プライオリティイベント入力チャンネル
16を含む。各入力チャンネルは、入力端子17を介し
てセンサに接続され得、閾値を有しかつ入力信号をアナ
ログ的に濾波する濾波閾値手段18を有する。
チャンネル15は、直列化手段20の並列入力19に接
続される。直列化手段20は、本例においては並列・直
列レジスタによって形成されている。もう1つの並列・
直列レジスタ20aは、標準入力チャンネルの数を倍に
するために付加されている。入力の捕捉容量は、他の並
列・直列レジスタの付加によって更に増加され得る。
続される。直列化手段20は、本例においては並列・直
列レジスタによって形成されている。もう1つの並列・
直列レジスタ20aは、標準入力チャンネルの数を倍に
するために付加されている。入力の捕捉容量は、他の並
列・直列レジスタの付加によって更に増加され得る。
並列・直列レジスタ20は、光学式カプラ23又は他の
同様な非接地伝達手段を含む直列接続手段22を介して
、中央装置11のクロックシステムとは独立しているク
ロックシステム26を有する入出力制御手段25の直列
入力24に接続された直列出力21を有する。レジスタ
20及び20aによる入力の捕捉は、同時にかつ中央装
置の捕捉及び処理速度とは独立になされ得る。
同様な非接地伝達手段を含む直列接続手段22を介して
、中央装置11のクロックシステムとは独立しているク
ロックシステム26を有する入出力制御手段25の直列
入力24に接続された直列出力21を有する。レジスタ
20及び20aによる入力の捕捉は、同時にかつ中央装
置の捕捉及び処理速度とは独立になされ得る。
更に詳細には、クロックシステム26は、多数の信号、
特に不連続のクロック信号CK及び検知信号STを出力
する。信号CK及びSTは、それぞれ直列接続手段22
によってビット及びワードが伝達されるように時間を定
める。信号CK及びSTは制御手段25から並列直列レ
ジスタ20の入力27へ光学式カプラ28.29と共に
設けられたラインを介して伝達される。
特に不連続のクロック信号CK及び検知信号STを出力
する。信号CK及びSTは、それぞれ直列接続手段22
によってビット及びワードが伝達されるように時間を定
める。信号CK及びSTは制御手段25から並列直列レ
ジスタ20の入力27へ光学式カプラ28.29と共に
設けられたラインを介して伝達される。
変形例として、クロックシステム26は、連続信号CK
’を直列接続手段のビットの時間を合わせるために出力
し得、並列・直列信号P/Sをレジスタ20の並列ロー
ド又は直列シフトを決定するために出力し得、信号CK
’及びP/Sは、手段25からレジスタ20へ各光学式
カプラと共に設けられた2つのラインを介して伝達され
る。
’を直列接続手段のビットの時間を合わせるために出力
し得、並列・直列信号P/Sをレジスタ20の並列ロー
ド又は直列シフトを決定するために出力し得、信号CK
’及びP/Sは、手段25からレジスタ20へ各光学式
カプラと共に設けられた2つのラインを介して伝達され
る。
並列・直列レジスタ20aは、レジスタ20のように、
一方では濾波閾値手段18を介してチャンネル15に接
続された並列入力19aを、他方では光学式カプラ23
aと共に設けられた直列接続手段22aを介して制御手
段25の第2直列入力24aに接続された直列出力21
aを有する。
一方では濾波閾値手段18を介してチャンネル15に接
続された並列入力19aを、他方では光学式カプラ23
aと共に設けられた直列接続手段22aを介して制御手
段25の第2直列入力24aに接続された直列出力21
aを有する。
レジスタ20aの入力30は、信号CK及びSTをレジ
スタ20を介して間接的に受信する。発明の入力制御回
路が数個の並列・直列レジスタ20.20a120b、
20C1・・・・・・を含むとき、1つか2つのクロッ
ク及び/又は制御光学式カプラ28.29で間に合せ、
レジスタと同数の直列接続光学式カプラ23を準備すれ
ばよいことは注目される。
スタ20を介して間接的に受信する。発明の入力制御回
路が数個の並列・直列レジスタ20.20a120b、
20C1・・・・・・を含むとき、1つか2つのクロッ
ク及び/又は制御光学式カプラ28.29で間に合せ、
レジスタと同数の直列接続光学式カプラ23を準備すれ
ばよいことは注目される。
制御手段25は、更に濾波閾値手段18及び光学式カプ
ラ32を介してプライオリティ高速入力16に接続され
た並列入力31を含む。手段25は、更に光学式カプラ
33及び保護回路34の各々によって出力端子35に接
続された多数の並列出力01〜Oxを含む。信号CK及
びST(又は変形例においてはCK’及びP/S)によ
って時間を合わせられた直列出力36は、光学式カプラ
38と共に設けられた直列接続手段37を介して自己検
査装置及び/又は適当なユーザの手段に接続される。
ラ32を介してプライオリティ高速入力16に接続され
た並列入力31を含む。手段25は、更に光学式カプラ
33及び保護回路34の各々によって出力端子35に接
続された多数の並列出力01〜Oxを含む。信号CK及
びST(又は変形例においてはCK’及びP/S)によ
って時間を合わせられた直列出力36は、光学式カプラ
38と共に設けられた直列接続手段37を介して自己検
査装置及び/又は適当なユーザの手段に接続される。
変形例として、並列出力01〜Oxは、削除され得、入
出力制御手段25は、光学式カプラ38を介して非直列
化手段の直列入力に接続された単一の直列出力を含み、
非直列化手段の並列出力は、保護回路34を介して出力
チャンネルに接続されているが、かかる配置は直列化手
段20のそれと同様である。
出力制御手段25は、光学式カプラ38を介して非直列
化手段の直列入力に接続された単一の直列出力を含み、
非直列化手段の並列出力は、保護回路34を介して出力
チャンネルに接続されているが、かかる配置は直列化手
段20のそれと同様である。
手段25の1つの入力39は、出力のうちの1つに誤り
が発生し、この誤りが回路34のうちの1つによって検
出されたとき光学式カプラ40を介して誤り信号を受信
する。尚、表示装置41は、導体42によって制御手段
25の多重送信出力43に接続される。
が発生し、この誤りが回路34のうちの1つによって検
出されたとき光学式カプラ40を介して誤り信号を受信
する。尚、表示装置41は、導体42によって制御手段
25の多重送信出力43に接続される。
第2図に示されている実施例において、直列化手段20
は、19個のD形フリップフロップ、すなわち、センサ
の電圧Uの正誤をチェックする単一のフリップフロップ
BCU、入力端子17にそれぞれ接続された16個のデ
ータフリップフロップBO〜B15、及び2つの交換制
御フリップフロップBBO1BBIで形成される。
は、19個のD形フリップフロップ、すなわち、センサ
の電圧Uの正誤をチェックする単一のフリップフロップ
BCU、入力端子17にそれぞれ接続された16個のデ
ータフリップフロップBO〜B15、及び2つの交換制
御フリップフロップBBO1BBIで形成される。
フリップフロップBCUは、センサの出力電圧がスレシ
ョールド電圧VREFより低いか否か又は高いか否かに
よって値が0又は1のビットを生成する。
ョールド電圧VREFより低いか否か又は高いか否かに
よって値が0又は1のビットを生成する。
フリップフロップBO〜B15は、各端子17に印加さ
れた電圧が同一のスレショールド電圧VREFより低い
か否か又は高いか否かによって値1又は0のビットを生
成する。従って、スレショールド電圧のどのような変動
も同一方向において考慮されるので、このスレショール
ド電圧が同一になることは、一方ではセンサの電圧Uを
チェックするために、他方ではこれらセンサから到来す
るデータを捕捉するために有益である。
れた電圧が同一のスレショールド電圧VREFより低い
か否か又は高いか否かによって値1又は0のビットを生
成する。従って、スレショールド電圧のどのような変動
も同一方向において考慮されるので、このスレショール
ド電圧が同一になることは、一方ではセンサの電圧Uを
チェックするために、他方ではこれらセンサから到来す
るデータを捕捉するために有益である。
フリップフロップBBO1BBIは、直列化手段と入出
力制御手段間の接続の物理的な状態をチェックするため
にそれぞれ固定値0及び1のビットBO1B1を出力す
るように適合されている。
力制御手段間の接続の物理的な状態をチェックするため
にそれぞれ固定値0及び1のビットBO1B1を出力す
るように適合されている。
ビットBO及びB1は、破損の場合に信号のやり取りの
禁止及び誤り信号の送出を確実にするように光学式カプ
ラ接続23.23a1及び28.29が伝達誤りをもた
らすか否かをチェックする。
禁止及び誤り信号の送出を確実にするように光学式カプ
ラ接続23.23a1及び28.29が伝達誤りをもた
らすか否かをチェックする。
この破損は、例えば光学式カプラの短絡又は切断によっ
て生じ得る。
て生じ得る。
各データフリップフロップBO〜Bnは、各端子17に
濾波閾値手段18を介して接続され、それらのうちのフ
リップフロップB15と結合された1つのみが簡単のた
めに示されている。
濾波閾値手段18を介して接続され、それらのうちのフ
リップフロップB15と結合された1つのみが簡単のた
めに示されている。
各手段18は、アナログフィルタ回路45が前段にある
コンパレータ44を含む。回路45は、端子17とコン
パレータ間に2つの直列抵抗R1、R2を有し、R2と
コンパレータの入力間に位置している点はキャパシタC
1を介して接地され、R1とR2間の中間点は、ツェナ
ーダイオードZ1と並列接続された抵抗R3を介して接
地されている。コンパレータのもう1つの入力は、上述
した利点によってスレショールド電圧VREFを受けて
いる。
コンパレータ44を含む。回路45は、端子17とコン
パレータ間に2つの直列抵抗R1、R2を有し、R2と
コンパレータの入力間に位置している点はキャパシタC
1を介して接地され、R1とR2間の中間点は、ツェナ
ーダイオードZ1と並列接続された抵抗R3を介して接
地されている。コンパレータのもう1つの入力は、上述
した利点によってスレショールド電圧VREFを受けて
いる。
別のコンパレータ44は、レジスタの直列出力21がパ
リティビットを生成しフレームに印加するための手段4
6に接続されるのに対して、レジスタ20の並列入力1
9に接続さる。手段46は、レジスタ20によって発せ
られた各フレームに対するパリティ計算手段47を含む
。手段47は、検知信号STによって動作する適当な論
理回路48を介して直列接続手段22に交換の最後に伝
達されるパリティビットP47を出力する。この交換の
最後の伝達は、論理回路49によって制御されるスイッ
チ手段50によってなされる。論理回路49は、フリッ
プフロップBCUSBO〜Bn。
リティビットを生成しフレームに印加するための手段4
6に接続されるのに対して、レジスタ20の並列入力1
9に接続さる。手段46は、レジスタ20によって発せ
られた各フレームに対するパリティ計算手段47を含む
。手段47は、検知信号STによって動作する適当な論
理回路48を介して直列接続手段22に交換の最後に伝
達されるパリティビットP47を出力する。この交換の
最後の伝達は、論理回路49によって制御されるスイッ
チ手段50によってなされる。論理回路49は、フリッ
プフロップBCUSBO〜Bn。
BBI、の出力信号を異なる入力に受け、これら信号が
直列信号の末端を示すとき、スイッチを制御する。スイ
ッチ50は、このように切換の間21〜48の直接接続
をなし、交換の終了時に47〜48の接続を行なう。
直列信号の末端を示すとき、スイッチを制御する。スイ
ッチ50は、このように切換の間21〜48の直接接続
をなし、交換の終了時に47〜48の接続を行なう。
好ましくは、手段47は、2入力排他的論理和ゲート及
び信号CKによりタイミングがとられかつ信号STによ
りリセットされるD形フリップフロップを含む。D形フ
リップフロップのデータ入力は、排他的論理和ゲートの
出力に接続される。
び信号CKによりタイミングがとられかつ信号STによ
りリセットされるD形フリップフロップを含む。D形フ
リップフロップのデータ入力は、排他的論理和ゲートの
出力に接続される。
D形フリップフロップのQ出力は、一方ではスイッチ5
0に直列接続手段への接続のために接続し、他方では排
他的論理和ゲートの第1入力に接続される。しかるに、
排他的論理和ゲートの第2入力はレジスタ20の出力に
接続される。このように、パリティ計算は簡単な方法で
なされる。
0に直列接続手段への接続のために接続し、他方では排
他的論理和ゲートの第1入力に接続される。しかるに、
排他的論理和ゲートの第2入力はレジスタ20の出力に
接続される。このように、パリティ計算は簡単な方法で
なされる。
センサの電圧UのチェックのためのフリップフロップB
CUは、電圧Uが印加され得る入力端子51にコンパレ
ータ52及びディジタルフィルタ53によって接続され
る。コンパレータ52は、電圧Uをスレショールド電圧
VREFと比較し、フィルタ53は、変形例においては
アナログフィルタであり得るが、フリップフロップBC
Uに印加される信号SUを出力する。
CUは、電圧Uが印加され得る入力端子51にコンパレ
ータ52及びディジタルフィルタ53によって接続され
る。コンパレータ52は、電圧Uをスレショールド電圧
VREFと比較し、フィルタ53は、変形例においては
アナログフィルタであり得るが、フリップフロップBC
Uに印加される信号SUを出力する。
ディジタルフィルタ53は、センサの電圧Uを切断する
ときには手段18のフィ゛ルタ回路45の時定数より小
なる時定数を有し、センサの電圧Uを再び立ち上げると
きには回路45の時定数より大なる時定数を有するよう
に設計されたアップダウンカウンタである。
ときには手段18のフィ゛ルタ回路45の時定数より小
なる時定数を有し、センサの電圧Uを再び立ち上げると
きには回路45の時定数より大なる時定数を有するよう
に設計されたアップダウンカウンタである。
このように、センサの電圧をチェックするための信号S
Uは、電圧Uの切断時においてはデータ信号より速く、
電圧Uの立ち上り時には入力チャンネルのアナログフィ
ルタ45のキャパシタC1の充電が可能となるようにデ
ータ信号より遅くなるように状態が変化する。
Uは、電圧Uの切断時においてはデータ信号より速く、
電圧Uの立ち上り時には入力チャンネルのアナログフィ
ルタ45のキャパシタC1の充電が可能となるようにデ
ータ信号より遅くなるように状態が変化する。
スイッチング装置54は、スイッチング制御の作用とし
てレジスタのフリップフロップ例えば本例においては1
6個又は12個のフリップフロップの全て又は一部を活
性化するために、並列直列レジスタ20に結合されてい
る。各直列接続フレームは、そのとき16の有効な入力
チャンネルの作用に対してビットCUSBOSBl、B
2、・・・・・・B14、B15、BBO,BBI、P
47の代りにビットCUSBO1B1、B2、・・・・
・・BIOlBll、BBO,BBI、P47からなっ
ているので、レジスタ20は、12人入力ャンネルの容
量の小さなものとして選択される。
てレジスタのフリップフロップ例えば本例においては1
6個又は12個のフリップフロップの全て又は一部を活
性化するために、並列直列レジスタ20に結合されてい
る。各直列接続フレームは、そのとき16の有効な入力
チャンネルの作用に対してビットCUSBOSBl、B
2、・・・・・・B14、B15、BBO,BBI、P
47の代りにビットCUSBO1B1、B2、・・・・
・・BIOlBll、BBO,BBI、P47からなっ
ているので、レジスタ20は、12人入力ャンネルの容
量の小さなものとして選択される。
第3図は、入出力制御手段25の一実施例を示している
。手段25の直列入力24は、ディジタルコモンモード
フィルタ60を介して直列並列レジスタによって形成さ
れた非直列化手段62の直列入力61及び伝達された各
ワードに対して正又は誤パリティを表わすパリティビッ
トPARを出力するパリティチェック手段63の双方に
接続されている。同様のことが直列入力24aに対して
行なわれ、直列入力24aに対してコモンモードディジ
タルフィルタ60aは、非直列化レジスタ及びレジスタ
62と同一構成の回路と共に設けらている。
。手段25の直列入力24は、ディジタルコモンモード
フィルタ60を介して直列並列レジスタによって形成さ
れた非直列化手段62の直列入力61及び伝達された各
ワードに対して正又は誤パリティを表わすパリティビッ
トPARを出力するパリティチェック手段63の双方に
接続されている。同様のことが直列入力24aに対して
行なわれ、直列入力24aに対してコモンモードディジ
タルフィルタ60aは、非直列化レジスタ及びレジスタ
62と同一構成の回路と共に設けらている。
好ましくは、手段63は手段47に対して説明された方
法でD形フリップフロップと相互に接続された排他的論
理和ゲートを含んでいる。排他的論理和ゲートの1入力
は、このように入力24に接続され、もう1つの入力は
、D形フリップフロップのQ出力に接続され、Q出力は
、更にこれから説明される交換制御論理回路に接続され
ている。
法でD形フリップフロップと相互に接続された排他的論
理和ゲートを含んでいる。排他的論理和ゲートの1入力
は、このように入力24に接続され、もう1つの入力は
、D形フリップフロップのQ出力に接続され、Q出力は
、更にこれから説明される交換制御論理回路に接続され
ている。
各ディジタルフィルタ60.60aは、クロックシステ
ム26からのクロック信号HD1、HD2を受けて直列
接続手段22.22aに影響するコモンモード障害を除
去するために働く。
ム26からのクロック信号HD1、HD2を受けて直列
接続手段22.22aに影響するコモンモード障害を除
去するために働く。
レジスタ62は、並列出力B1、BO1DO〜Dll及
びCUを有している。レジスタ62の出力DO〜D11
は、交換確認レジスタ64に結合されている。しかるに
、出力B1、BO及びCUは、交換制御論理回路66に
結合されている。交換制御論理回路66は、交換保全性
制御ビットBO及びB1に加えてパリティ制御ビットP
ARを受け、2つの直列接続手段22及び22aのビッ
)BOlBl、PAR全てが正しい値を有することがチ
ェックされたとき交換確認信号VALを出力する。論理
回路66は、ビットBO1Bl、PARのうちの1つが
所定の交換数に対する正しくない値を保持するときはリ
セット信号RZ及び誤り信号DEFIを出力するほか、
ビットCUがセンサの電圧が低すぎることを知らせると
きは誤り信号DEFOを出力する。
びCUを有している。レジスタ62の出力DO〜D11
は、交換確認レジスタ64に結合されている。しかるに
、出力B1、BO及びCUは、交換制御論理回路66に
結合されている。交換制御論理回路66は、交換保全性
制御ビットBO及びB1に加えてパリティ制御ビットP
ARを受け、2つの直列接続手段22及び22aのビッ
)BOlBl、PAR全てが正しい値を有することがチ
ェックされたとき交換確認信号VALを出力する。論理
回路66は、ビットBO1Bl、PARのうちの1つが
所定の交換数に対する正しくない値を保持するときはリ
セット信号RZ及び誤り信号DEFIを出力するほか、
ビットCUがセンサの電圧が低すぎることを知らせると
きは誤り信号DEFOを出力する。
信号VALは、レジスタ64に適合し、その状態によっ
てレジスタのロードを可能にするか又は阻止する。誤り
の場合には、レジスタ64は前のフレームのデータを保
持し、誤りが持続するときはn (nは例えば3)フレ
ーム間古いデータを保持し、n+1フレームで論理回路
66における計数回路及び第4図を参照して更に説明さ
れる手段によってリセットされる。
てレジスタのロードを可能にするか又は阻止する。誤り
の場合には、レジスタ64は前のフレームのデータを保
持し、誤りが持続するときはn (nは例えば3)フレ
ーム間古いデータを保持し、n+1フレームで論理回路
66における計数回路及び第4図を参照して更に説明さ
れる手段によってリセットされる。
記憶保持レジスタ65は、8ビツトバスへのデータ送出
のために8出力マルチプレクサ67を介してスリーステ
ートバッファ68に接続された12本のラインl0−1
11を制御する。マルチプレクサ67は、図示されてな
い同様の記憶保持レジスタからの12本の出力ライン1
12〜12Bを受は止め、直列接続手段22aに対応す
る。マルチプレクサ67は、異なる他の信号、特にイベ
ント入力16から場合しだいで到来する高速入力信号E
RO1ERI、センサ電圧誤り信号DEFO1交換誤り
信号DEFI、出力誤り信号DEF2及び自動装置の電
圧誤り信号DEF3を多重する。論理回路69は、マル
チプレクサ67に適合した割込み信号INTを生成する
ために信号ERO1ERIも受ける。
のために8出力マルチプレクサ67を介してスリーステ
ートバッファ68に接続された12本のラインl0−1
11を制御する。マルチプレクサ67は、図示されてな
い同様の記憶保持レジスタからの12本の出力ライン1
12〜12Bを受は止め、直列接続手段22aに対応す
る。マルチプレクサ67は、異なる他の信号、特にイベ
ント入力16から場合しだいで到来する高速入力信号E
RO1ERI、センサ電圧誤り信号DEFO1交換誤り
信号DEFI、出力誤り信号DEF2及び自動装置の電
圧誤り信号DEF3を多重する。論理回路69は、マル
チプレクサ67に適合した割込み信号INTを生成する
ために信号ERO1ERIも受ける。
第4図に詳細に示されている如く、交換制御論理回路6
6は、直列接続手段22及び22aに対応するビットB
O1B1及びPARを受ける論理積回路70を含む。回
路70の出力は、誤りカウンタ73の禁止入力及びQ出
力が信号VALを生成するD形フリップフロップ77の
データ入力に接続される。フリップフロップ71のクロ
ック入力及び誤りカウンタ73の入力は、「第1フレー
ム」と称されるフリップフロップ72を介して信号IS
Tを受ける。
6は、直列接続手段22及び22aに対応するビットB
O1B1及びPARを受ける論理積回路70を含む。回
路70の出力は、誤りカウンタ73の禁止入力及びQ出
力が信号VALを生成するD形フリップフロップ77の
データ入力に接続される。フリップフロップ71のクロ
ック入力及び誤りカウンタ73の入力は、「第1フレー
ム」と称されるフリップフロップ72を介して信号IS
Tを受ける。
第1フレームフリップフロップ72は、従って1回目の
信号STが到来するときフリップフロップ71の動作を
停止させかつカウンタ73の計数値を増加させないよう
にすることができ、実際、フリップフロップ71は直列
化レジスタ20(20a)にデータを記憶させるために
働き、2回目の信号STによって確認レジスタ64にお
けるデータが使用され得る。
信号STが到来するときフリップフロップ71の動作を
停止させかつカウンタ73の計数値を増加させないよう
にすることができ、実際、フリップフロップ71は直列
化レジスタ20(20a)にデータを記憶させるために
働き、2回目の信号STによって確認レジスタ64にお
けるデータが使用され得る。
カウンタ73は、一方ではレジスタ64をリセットする
ために信号RZを出力するD形フリップフロップ74の
クロック入力に接続され、他方ではカウンタが4回連続
した交換エラーを計数したとき誤り信号DEFIを出力
する論理回路75に接続される出力を有する。信号DE
FIを生成する論理回路75は、信号FRAMHによっ
てレジスタ65と同様に記憶保持が行なえる。
ために信号RZを出力するD形フリップフロップ74の
クロック入力に接続され、他方ではカウンタが4回連続
した交換エラーを計数したとき誤り信号DEFIを出力
する論理回路75に接続される出力を有する。信号DE
FIを生成する論理回路75は、信号FRAMHによっ
てレジスタ65と同様に記憶保持が行なえる。
第5図は、入出力制御手段25のクロックシステム26
を示す。このシステムは、周波数が例えば3,7乃至4
MHzであるクロックが供給される入力端子80.3
つの連続する分周器81.82.83及び分周器82と
並列な分周器84を有する。
を示す。このシステムは、周波数が例えば3,7乃至4
MHzであるクロックが供給される入力端子80.3
つの連続する分周器81.82.83及び分周器82と
並列な分周器84を有する。
分周器81は、分周器82.84に信号S/Fの状態に
よって01分周又はn2 (但し、n2>n+)分周し
て得られる信号HD1を出力し、信号S/Fの状態は、
例えばフレームの若干の速度の低下のために光学式カプ
ラ23の能力の低下したときの例えば特性の作用によっ
て選択される。
よって01分周又はn2 (但し、n2>n+)分周し
て得られる信号HD1を出力し、信号S/Fの状態は、
例えばフレームの若干の速度の低下のために光学式カプ
ラ23の能力の低下したときの例えば特性の作用によっ
て選択される。
分周器82は、交流電流入力の場合にあり得るが、より
低速の伝達が望まれるとき、信号A/DCの状態によっ
て03分周又はna (但し、n4〉n3)分周され
た信号を生成する。分周器82は、分周器83に伝達さ
れる信号HCKを出力する。分周器83は、不連続クロ
ック信号CK及び検査信号SCを生成し、検査信号SC
は、信号HCKを05分周することによって得られる。
低速の伝達が望まれるとき、信号A/DCの状態によっ
て03分周又はna (但し、n4〉n3)分周され
た信号を生成する。分周器82は、分周器83に伝達さ
れる信号HCKを出力する。分周器83は、不連続クロ
ック信号CK及び検査信号SCを生成し、検査信号SC
は、信号HCKを05分周することによって得られる。
分周器84は、信号HDIを受け、06分周又はn7(
但し、n7 >n6 )分周された信号HD2を出力し
、n7は、信号A、/DCの状態の作用とじてHD2の
速度を相当に低下させる。
但し、n7 >n6 )分周された信号HD2を出力し
、n7は、信号A、/DCの状態の作用とじてHD2の
速度を相当に低下させる。
第6図は、各信号HCKSCK及びST、更にフレーム
の長さTのタイミング図である。この長さTは、例えば
、S/F−0かつA/D C−0のとき2.5msであ
り得る。
の長さTのタイミング図である。この長さTは、例えば
、S/F−0かつA/D C−0のとき2.5msであ
り得る。
クロックシステム26は、制御手段25に対して適当で
なければならないが、直列接続手段22の時間を合せ、
多重表示を制御するために働く。
なければならないが、直列接続手段22の時間を合せ、
多重表示を制御するために働く。
また、クロックシステム26は、制御手段から直列接続
手段37への信号のタイミングを合せる。
手段37への信号のタイミングを合せる。
MDI及びHD2は、ディジタルフィルタ60.60a
のタイミングを合せるために働く。HCKは、CK及び
STを生成させ、制御手段25の入力及び出力フレーム
の形成を可能にする。
のタイミングを合せるために働く。HCKは、CK及び
STを生成させ、制御手段25の入力及び出力フレーム
の形成を可能にする。
更に、入出力制御手段の構成物及びソフトウェアと共に
自己検査装置が結合されているが、この自己検査装置は
図示されてない。
自己検査装置が結合されているが、この自己検査装置は
図示されてない。
アナログ入力フィルタ45は、ディジタルフィルタに置
換され得る。
換され得る。
第7図に示された他の実施例において、直列化手段は、
アドレス信号にによって制御されたアナログマルチプレ
クサ120によって形成される。
アドレス信号にによって制御されたアナログマルチプレ
クサ120によって形成される。
マルチプレクサは、入力端子117にフィルタ145を
介して接続された入力119及びスレショールド電圧V
REFが供給されるコンパレータ144を介して光学式
カプラ123と共に設けられ制御手段25に接続された
直列接続手段122に接続された多重化出力121を有
する。マルチプレクサは、光学式カプラを有するライン
によって制御手段のアドレス出力132に接続されたア
ドレス入力130を有する。
介して接続された入力119及びスレショールド電圧V
REFが供給されるコンパレータ144を介して光学式
カプラ123と共に設けられ制御手段25に接続された
直列接続手段122に接続された多重化出力121を有
する。マルチプレクサは、光学式カプラを有するライン
によって制御手段のアドレス出力132に接続されたア
ドレス入力130を有する。
第1図は、本発明によるプログラマブル◆オートマトン
のための入出力制御回路を示すブロック図、第2図は、
第1図の入出力制御回路の好ましい実施例を示すブロッ
ク図、第3図は、第1図の入出力制御手段のブロック図
、第4図は、第3図の入出力制御手段の交換制御論理回
路の一部の詳細を示す図、第5図は、制御手段のクロッ
クシステムのブロック図、第6図は、クロックシステム
によって生成された信号を示すタイミング図、第7図は
、第1図の入出力制御回路に使用できる直列化手段の変
形例を示す図である。
のための入出力制御回路を示すブロック図、第2図は、
第1図の入出力制御回路の好ましい実施例を示すブロッ
ク図、第3図は、第1図の入出力制御手段のブロック図
、第4図は、第3図の入出力制御手段の交換制御論理回
路の一部の詳細を示す図、第5図は、制御手段のクロッ
クシステムのブロック図、第6図は、クロックシステム
によって生成された信号を示すタイミング図、第7図は
、第1図の入出力制御回路に使用できる直列化手段の変
形例を示す図である。
Claims (19)
- (1)プロセッサ及びメモリ特に入出力映像メモリを有
する中央装置と、入力制御回路と中央装置間の接続をな
すデータバス及びサービス信号バスとを含み、前記入力
制御回路は、各センサに接続可能な多数の並列入力チャ
ンネルを有し、前記入力制御回路の状態は中央装置によ
って周期的に検知されるプログラマブル・オートマトン
の如きプロセス制御システムにおける入力制御回路であ
って、閾値を有しかつ入力信号の濾波をなす濾波閾値手
段によって各入力チャンネルに接続された並列入力と入
力チャンネルに供給された信号に対応する連続するビッ
トを含むワードを伝達し得る直列出力とを有する直列化
手段と、前記直列出力を前記中央装置のプロセッサと結
合可能な入力制御手段に前記入出力映像メモリの内容の
交換のために接続する直列接続手段と、前記直列化手段
と前記入力制御手段間における入力信号の非接地伝達を
確実にするために前記直列接続手段の中に配置された光
学式カプラの如き分離手段と、前記直列接続手段におけ
る前記光学式カプラの後段に配置されたフィルタとを含
む入力制御回路。 - (2)前記直列化手段は、前記光学式カプラとの接続を
介して前記入力制御手段に適したクロック信号が直列デ
ータのタイミングをとるために供給されるクロック入力
を有する並列・直列レジスタである特許請求の範囲第1
項記載の入力制御回路。 - (3)複数の直列接続光学式カプラの各々及び単一のク
ロック光学式カプラによって前記入力制御手段に接続さ
れた複数の並列・直列レジスタを含む特許請求の範囲第
2項記載の入力制御回路。 - (4)前記並列・直列レジスタは、光学式カプラとの接
続を介して前記入力制御手段のクロック信号によって生
成された周期的な検知信号が供給される検知入力を有す
る特許請求の範囲第2項記載の入力制御回路。 - (5)複数の直列接続光学式カプラの各々及び単一の検
知光学式カプラによって前記入力制御手段に接続された
複数の並列・直列レジスタを含む特許請求の範囲第4項
記載の入力制御回路。 - (6)前記直列化手段は、複数の光学式カプラの各々を
介して前記入力制御手段のアドレス出力に接続された複
数のアドレス入力を有するアナログ・マルチプレクサで
ある特許請求の範囲第1項記載の入力制御回路。 - (7)前記直列化手段によって出力された各ワードは、
前記直列接続手段の保全性をチェックするために所定の
値の少なくとも1つの制御ビットを有し、前記直列化手
段は、制御ビットを生成してワードに付加するための手
段を有し、前記入力制御手段は、直列入力及び少なくと
も1つの制御ビットのための出力を有する非直列化手段
を有し、論理回路は、該非直列化手段によって受信され
た制御ビットの値が正しいとき交換確認信号を出力する
ために前記制御ビットを処理する特許請求の範囲第1項
記載の入力制御回路。 - (8)前記直列化手段から出力されたメッセージは、値
が1の制御ビット、値が0の制御ビット、ワードデータ
に対するパリテイビットを有し、前記直列化手段はパリ
テイビットを生成してワードに付加し、前記非直列化手
段は制御ビットのために各出力を有し、前記論理回路は
ビットの値が正しいとき交換確認信号を出力するために
伝達されたパリテイビットから計算された制御ビット及
びパリテイビットを処理する特許請求の範囲第7項記載
の入力制御回路。 - (9)パリテイビットを生成する手段は、出力がD形フ
リップフロップの入力に接続された排他的論理和ゲート
を含み、該D形フリップフロップのQ出力は前記直列接
続手段に接続できかつ該排他的論理和ゲートの第1入力
に接続され、該排他的論理和ゲートの第2入力は直列化
レジスタの直列出力に接続され、パリテイビットは、第
2D形フリップフロップの入力に接続された第2排他的
論理和ゲートを有する手段によって計算され、該第2D
形フリップフロップのQ出力は、交換制御論理回路及び
第2排他的論理和ゲートの第1入力に接続され、該排他
的論理和ゲートの第2入力は前記非直列化手段の直列入
力に接続されている特許請求の範囲第8項記載の入力制
御回路。 - (10)前記入力制御手段は、データバスに結合可能な
並列確立レジスタ及び並列記憶保持レジスタを有し、該
並列確立レジスタは、確認信号のための入力を有し、前
記確認信号が出力されたとき非直列化レジスタの並列出
力を記憶保持し、かつ記憶保持レジスタへの転送はしな
い特許請求の範囲第7項記載の入力制御回路。 - (11)前記交換制御論理回路は、確認信号、交換誤り
信号及び確立レジスタをリセットするための信号を生成
するために誤りカウンタ及び論理回路を有し、前記確認
信号が交換誤りを示唆するとき、カウンタは所定の誤り
数に達するまで計数値を増加し、それによってリセット
及び交換誤り信号が生成される特許請求の範囲第7項記
載の入出力制御回路。 - (12)前記直列化手段によって出力された各ワードは
、センサの電圧をチェックするためのビットを有し、前
記直列化手段は電圧制御ビットを生成してフレームの先
頭で該電圧制御ビットの値を設定するための手段を有し
、前記非直列化手段は前記電圧制御ビットのための出力
を有し、前記論理回路は前記電圧が所定スレショールド
電圧より低いとき電圧誤り信号を出力するために電圧制
御ビットを処理する特許請求の範囲第7項記載の入出力
制御回路。 - (13)前記電圧制御ビットを生成する手段は、フィル
タと直列のコンパレータを通して入力端子に接続され、
コンパレータは入力端子に供給されたセンサの電圧と前
記濾波閾値手段に供給された前記スレショールド電圧に
よって形成された基準電圧とを比較する特許請求の範囲
第12項記載の入力制御回路。 - (14)前記フィルタは、センサの電圧を遮断するとき
に時定数が前記濾波閾値手段の時定数より小となり、セ
ンサの電圧を再び立ち上げるときに時定数が前記濾波閾
値手段の時定数より大となるように設計されている特許
請求の範囲第13項記載の入力制御回路。 - (15)前記フィルタは、前記入力制御手段においてそ
れ自身の直列入力と非直列化手段との間に配置されたデ
ィジタルフィルタであり、前記フィルタは前記入力制御
手段のクロック信号によって生成された少なくとも1つ
のクロック信号によって時間を合わせられている特許請
求の範囲第7項記載の入力制御回路。 - (16)スイッチング信号は、クロックシステムに適合
しており、該クロックシステムは該スイッチング信号の
状態の1つに対して速度がわずかに低下した少なくとも
1つのクロック信号を出力する特許請求の範囲第1項記
載の入力制御回路。 - (17)スイッチング信号は、該スイッチング信号の状
態の1つに対して速度が相当に低下した少なくとも1つ
のクロック信号を出力するためにクロックシステムに適
合している特許請求の範囲第1項記載の入力制御回路。 - (18)前記入力制御手段は、プロセス制御システムの
出力も制御し、データバス、並列データ出力の双方及び
直列データ出力に接続された直列化レジスタに結合可能
な出力レジスタを有する特許請求の範囲第1項記載の入
力制御回路。 - (19)前記直列化レジスタの直列出力は、光学式カプ
ラを有する直列接続手段を介して前記非直列化手段に接
続され、前記非直列化手段の並列出力は各出力端子に接
続されている特許請求の範囲第18項記載の入力制御回
路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR8616855A FR2607274B1 (fr) | 1986-11-25 | 1986-11-25 | Circuit de gestion d'entrees notamment pour automate programmable |
FR8616855 | 1986-11-25 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63142403A true JPS63142403A (ja) | 1988-06-14 |
JP2527771B2 JP2527771B2 (ja) | 1996-08-28 |
Family
ID=9341483
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62297309A Expired - Lifetime JP2527771B2 (ja) | 1986-11-25 | 1987-11-25 | プログラマブル・オ―トマトンにおける入力制御回路 |
Country Status (11)
Country | Link |
---|---|
US (1) | US5062072A (ja) |
EP (1) | EP0272172B1 (ja) |
JP (1) | JP2527771B2 (ja) |
KR (1) | KR910001710B1 (ja) |
AU (1) | AU595079B2 (ja) |
BR (1) | BR8706345A (ja) |
CA (1) | CA1276311C (ja) |
DE (1) | DE3782321T2 (ja) |
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