JPS6254257B2 - - Google Patents
Info
- Publication number
- JPS6254257B2 JPS6254257B2 JP56087676A JP8767681A JPS6254257B2 JP S6254257 B2 JPS6254257 B2 JP S6254257B2 JP 56087676 A JP56087676 A JP 56087676A JP 8767681 A JP8767681 A JP 8767681A JP S6254257 B2 JPS6254257 B2 JP S6254257B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- state
- input
- circuit
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000001514 detection method Methods 0.000 claims description 19
- 230000005540 biological transmission Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 description 9
- 230000007704 transition Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 238000004891 communication Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
〔概要〕
パターン検出回路に関し、少ない数のシフトレ
ジスタで構成することを目的とし、log2M段(M
は符号パターンのビツト数)からなるNビツトシ
フトレジスタ(Nは符号パターンの挿入される周
期)を設け、log2M段のシフトレジスタからの並
列出力で表現されるM個の状態を、それぞれの状
態及びNビツト毎の入力データに対応して1ステ
ツプづつ進め、または初期状態へ戻し、当該シフ
トレジスタの出力で表現される状態がMステツプ
連続して進んだ場合に符号パターンが検出された
と判断するパターン検出回路が開示される。
ジスタで構成することを目的とし、log2M段(M
は符号パターンのビツト数)からなるNビツトシ
フトレジスタ(Nは符号パターンの挿入される周
期)を設け、log2M段のシフトレジスタからの並
列出力で表現されるM個の状態を、それぞれの状
態及びNビツト毎の入力データに対応して1ステ
ツプづつ進め、または初期状態へ戻し、当該シフ
トレジスタの出力で表現される状態がMステツプ
連続して進んだ場合に符号パターンが検出された
と判断するパターン検出回路が開示される。
本発明は、パターン検出回路に係り、特にパル
ス符号変調通信方式における受信側のパターン検
出回路に関する。
ス符号変調通信方式における受信側のパターン検
出回路に関する。
一般にパルス符号変調通信方式の時分割多重通
信において、送信側と受信側との位相同期をとる
際、送信側でチヤンネルを多重したフレームごと
にフレームパルスを生成し、フレームパルスを検
出することによつて同期がとれたことを確認して
いる。特に同一周期内でマルチフレーム構造を有
する送信方式では、前記フレームパルスの構造に
は第1図の(A)と(B)に示されるフレームパルスFの
集中方式(系列方式)と分散方式(飛び出し方
式)とがある。集中方式(A)はフレームパルスのパ
ターンを最初のチヤンネルに全て集中させるもの
であるのに対し、分散方式(B)は各フレームの最初
に1フレームパルスを入れてフレームを区切る方
式である。本願発明は分散方式(B)におけるフレー
ムパルスの検出回路に関するものである。
信において、送信側と受信側との位相同期をとる
際、送信側でチヤンネルを多重したフレームごと
にフレームパルスを生成し、フレームパルスを検
出することによつて同期がとれたことを確認して
いる。特に同一周期内でマルチフレーム構造を有
する送信方式では、前記フレームパルスの構造に
は第1図の(A)と(B)に示されるフレームパルスFの
集中方式(系列方式)と分散方式(飛び出し方
式)とがある。集中方式(A)はフレームパルスのパ
ターンを最初のチヤンネルに全て集中させるもの
であるのに対し、分散方式(B)は各フレームの最初
に1フレームパルスを入れてフレームを区切る方
式である。本願発明は分散方式(B)におけるフレー
ムパルスの検出回路に関するものである。
従来、このようなフレームパルスの検出回路と
しては第2図に示されたようなものがあつた。
しては第2図に示されたようなものがあつた。
この回路は、フレームパルスがMビツト、1フ
レームあたりNビツトの情報があるとすれば、N
個の直列に接続されたカウンタによりシフトレジ
スタを構成して、このシフトレジスタをM個直列
に接続し、各シフトレジスタからの出力結果をみ
て、フレームパルスのMビツトと同一のパルス列
が入力されていると判断すれば同期回路のカウン
タ(図示せず)へパルスを出力するものである。
レームあたりNビツトの情報があるとすれば、N
個の直列に接続されたカウンタによりシフトレジ
スタを構成して、このシフトレジスタをM個直列
に接続し、各シフトレジスタからの出力結果をみ
て、フレームパルスのMビツトと同一のパルス列
が入力されていると判断すれば同期回路のカウン
タ(図示せず)へパルスを出力するものである。
例えば、フレームパルスが0111の4ビツトの符
号パターンであるとすれば、第2図の結線5、シ
フトレジスタ1,2,3よりそれぞれ1110が
AND回路4へ出力されればAND回路4よりパル
スが1個出力され、符号パターンが検出されたこ
とになる。
号パターンであるとすれば、第2図の結線5、シ
フトレジスタ1,2,3よりそれぞれ1110が
AND回路4へ出力されればAND回路4よりパル
スが1個出力され、符号パターンが検出されたこ
とになる。
上記従来のパターン検出回路では、符号パター
ンのビツト数M―1個のシフトレジスタを設ける
必要があるため、符号パターンが長くなればなる
程回路が大規模で煩雑になつていた。本発明で
は、シフトレジスタの数をlog2M個(Mは符号パ
ターンのビツト数)にし、少ない回路部品で構成
されたパターン検出回路を提供することを目的と
している。
ンのビツト数M―1個のシフトレジスタを設ける
必要があるため、符号パターンが長くなればなる
程回路が大規模で煩雑になつていた。本発明で
は、シフトレジスタの数をlog2M個(Mは符号パ
ターンのビツト数)にし、少ない回路部品で構成
されたパターン検出回路を提供することを目的と
している。
本願発明では、log2M段からなるNビツトシフ
トレジスタでパターン検出回路を実現する。
トレジスタでパターン検出回路を実現する。
このlog2M段のシフトレジスタからの並列出力
で表現されるM個の状態を設定する。M個のそれ
ぞれの状態及びNビツト毎の入力データに対応し
て、このlog2M段のシフトレジスタからの並列出
力で表現される状態を1ステツプづつ進め、また
は初期状態へ戻す。
で表現されるM個の状態を設定する。M個のそれ
ぞれの状態及びNビツト毎の入力データに対応し
て、このlog2M段のシフトレジスタからの並列出
力で表現される状態を1ステツプづつ進め、また
は初期状態へ戻す。
そして、状態がMステツプ連続して進んだ場合
に符号パターンの検出を判断するようにしてい
る。
に符号パターンの検出を判断するようにしてい
る。
log2M段の並列出力により2進数でM個の異な
つた状態を表現することができる。従つて、これ
らの遷移によりM個の連続するデータ列を確定す
ることが可能となる。
つた状態を表現することができる。従つて、これ
らの遷移によりM個の連続するデータ列を確定す
ることが可能となる。
Nビツトのシフトレジスタを使用する理由は、
フレームパルスがNビツト毎に直列データに挿入
されていることからである。即ち、シフトレジス
タの出力で表現される状態をNビツト毎に遷移さ
せるためである。
フレームパルスがNビツト毎に直列データに挿入
されていることからである。即ち、シフトレジス
タの出力で表現される状態をNビツト毎に遷移さ
せるためである。
本発明では、Mビツトの符号パターンをM個の
状態遷移で検出するようにしているため、シフト
レジスタはlog2M列の並列データを得るためのも
のしか必要でなくなり、回路の簡素化が図れる。
状態遷移で検出するようにしているため、シフト
レジスタはlog2M列の並列データを得るためのも
のしか必要でなくなり、回路の簡素化が図れる。
本発明の実施例について第3図、第4図を参照
して説明をする。
して説明をする。
以下の実施例に於いては、前記と同様にフレー
ムパルスの符号パターンが0111の4ビツトから成
る(M=4)ものとし、この4ビツトのパターン
を検出する回路について説明する。
ムパルスの符号パターンが0111の4ビツトから成
る(M=4)ものとし、この4ビツトのパターン
を検出する回路について説明する。
第4図は、本発明で順序回路を構成するシフト
レジスタからの2ビツトの出力が表現する4ケの
状態の遷移図を示している。
レジスタからの2ビツトの出力が表現する4ケの
状態の遷移図を示している。
q0,q1,q2,q3は状態名で、qo→qo+1は、qo
いう状態にいて、1が入力されたときqo+1へ遷
移することを表している。
いう状態にいて、1が入力されたときqo+1へ遷
移することを表している。
即ち、第4図では、q0の状態では、1が入力さ
れている限りq0の状態を保持し続けるが、0が入
力されるとq1の状態へ遷移する。q1の状態では0
が入力されるとq0の状態へ戻つてしまうが、1が
入力されるとq2の状態へ遷移する。q2の状態では
0が入力されるとq0の状態へ戻つてしまうが、1
が入力されるとq3の状態へ遷移する。q3の状態で
は0が入力されても1が入力されてもq0の状態へ
遷移するが、1が入力された場合シフトレジスタ
はカウントアツプされ、パルスを出力する。
れている限りq0の状態を保持し続けるが、0が入
力されるとq1の状態へ遷移する。q1の状態では0
が入力されるとq0の状態へ戻つてしまうが、1が
入力されるとq2の状態へ遷移する。q2の状態では
0が入力されるとq0の状態へ戻つてしまうが、1
が入力されるとq3の状態へ遷移する。q3の状態で
は0が入力されても1が入力されてもq0の状態へ
遷移するが、1が入力された場合シフトレジスタ
はカウントアツプされ、パルスを出力する。
このような状態遷移を実行するのが第3図の論
理回路である。この回路では、2個(log24個)
のNビツトからなるシフトレジスタ6,7と2個
の排他的論理和8,9とで2進化4進のカウンタ
を構成し、AND回路10,11によつてこのカ
ウンタをクリアする。Nビツトシフトレジスタ
6,7の反転出力はAND回路12を介して排他
的論理和8へ入力される。シフトレジスタ6,7
の出力及びデータ入力はAND回路13を介して
パターン検出結果として出力される。即ち、
AND回路12,13で一種のデコーダーを構成
する。このようにして構成された回路における動
作を、前記第4図の状態遷移図に沿つて説明をす
る。また、ここでシフトレジスタ6,7の出力と
第4図に示す各状態との対応関係は、シフトレジ
スタ6の出力を1桁目、シフトレジスタ7の出力
を2桁目とすれば、以下のようになる。
理回路である。この回路では、2個(log24個)
のNビツトからなるシフトレジスタ6,7と2個
の排他的論理和8,9とで2進化4進のカウンタ
を構成し、AND回路10,11によつてこのカ
ウンタをクリアする。Nビツトシフトレジスタ
6,7の反転出力はAND回路12を介して排他
的論理和8へ入力される。シフトレジスタ6,7
の出力及びデータ入力はAND回路13を介して
パターン検出結果として出力される。即ち、
AND回路12,13で一種のデコーダーを構成
する。このようにして構成された回路における動
作を、前記第4図の状態遷移図に沿つて説明をす
る。また、ここでシフトレジスタ6,7の出力と
第4図に示す各状態との対応関係は、シフトレジ
スタ6の出力を1桁目、シフトレジスタ7の出力
を2桁目とすれば、以下のようになる。
q0=00 q1=01 q2=10 q3=11
尚、シフトレジスタ6,7の深さがNビツトで
あるため符号パターンに対応してNビツトおきに
1度の遷移を行う。
あるため符号パターンに対応してNビツトおきに
1度の遷移を行う。
まず、状態q0、即ちシフトレジスタ6,7から
00が出力されている状態を考える。データ入力端
子14へ1が入力された場合は、排他的論理和8
の出力は0であり、AND回路10の出力は0で
あるので、シフトレジスタ6への入力は0であ
る。同様にして、シフトレジスタ7への入力も0
であるため、Nビツト後のシフトレジスタ6,7
からの出力は00のままで、その状態はq0のままで
変化はない。
00が出力されている状態を考える。データ入力端
子14へ1が入力された場合は、排他的論理和8
の出力は0であり、AND回路10の出力は0で
あるので、シフトレジスタ6への入力は0であ
る。同様にして、シフトレジスタ7への入力も0
であるため、Nビツト後のシフトレジスタ6,7
からの出力は00のままで、その状態はq0のままで
変化はない。
同じ状態で、データ入力端子14へ0が入力さ
れると、排他的論理和8の出力は1になり、
AND回路10の出力は1になるため、シフトレ
ジスタ6への入力は1となる。一方排他的論理和
9の出力は、0であるので、AND回路11の出
力は0となり、シフトレジスタ7への入力は0の
ままである。従つて、Nビツト後のシフトレジス
タ6,7の出力は01となり、その状態はq1へ遷移
する。
れると、排他的論理和8の出力は1になり、
AND回路10の出力は1になるため、シフトレ
ジスタ6への入力は1となる。一方排他的論理和
9の出力は、0であるので、AND回路11の出
力は0となり、シフトレジスタ7への入力は0の
ままである。従つて、Nビツト後のシフトレジス
タ6,7の出力は01となり、その状態はq1へ遷移
する。
上記の様な状態q0に対応したシフトレジスタ
6,7からの出力00が、入力データ11または0
とともにAND回路13へ入力されても、AND回
路13からはパターン検出を通知する1は出力さ
れない。
6,7からの出力00が、入力データ11または0
とともにAND回路13へ入力されても、AND回
路13からはパターン検出を通知する1は出力さ
れない。
次に、状態q1、即ちシフトレジスタ6,7から
01が出力されている状態を考える。データ入力端
子14へ0が入力される場合は、排他的論理和8
の出力は0であり、AND回路10の出力も0で
あるので、シフトレジスタ6への入力は0であ
る。一方、排他的論理和9の出力は1であるが、
AND回路11の出力は0となり、シフトレジス
タ7への入力は0となる。即ち、シフトレジスタ
6,7とも0が入力されるので、Nビツト後の出
力は00となり、初期状態q0に戻ることになる。
01が出力されている状態を考える。データ入力端
子14へ0が入力される場合は、排他的論理和8
の出力は0であり、AND回路10の出力も0で
あるので、シフトレジスタ6への入力は0であ
る。一方、排他的論理和9の出力は1であるが、
AND回路11の出力は0となり、シフトレジス
タ7への入力は0となる。即ち、シフトレジスタ
6,7とも0が入力されるので、Nビツト後の出
力は00となり、初期状態q0に戻ることになる。
同じ状態で、データ入力端子14へ1が入力さ
れると、排他的論理和8の出力は1になり、
AND回路10の出力は0になるため、シフトレ
ジスタ6への入力は0となる。一方排他的論理和
9の出力は、1であるので、AND回路11の出
力は1となり、シフトレジスタ7への入力は1と
なる。
れると、排他的論理和8の出力は1になり、
AND回路10の出力は0になるため、シフトレ
ジスタ6への入力は0となる。一方排他的論理和
9の出力は、1であるので、AND回路11の出
力は1となり、シフトレジスタ7への入力は1と
なる。
従つて、Nビツト後のシフトレジスタ6,7の
出力は10となり、その状態はq2へ遷移する。上
記の様な状態q1に対応したシフトレジスタ6,7
からの出力01が、入力データ1または0とともに
AND回路13へ入力されても、AND回路13か
らはパターン検出を通知する1は出力されない。
出力は10となり、その状態はq2へ遷移する。上
記の様な状態q1に対応したシフトレジスタ6,7
からの出力01が、入力データ1または0とともに
AND回路13へ入力されても、AND回路13か
らはパターン検出を通知する1は出力されない。
更に、状態q2、即ちシフトレジスタ6,7から
10が出力されている状態を考える。データ入力
端子14へ0が入力された場合は、排他的論理和
8の出力は0であり、AND回路10の出力も0
であるので、シフトレジスタ6への入力は0であ
る。一方、排他的論理和9の出力は1であるが、
AND回路11の出力は0となり、シフトレジス
タ7への入力は0となる。即ち、シフトレジスタ
6,7とも0が入力されるので、Nビツト後の出
力は00となり、初期状態q0に戻ることになる。
10が出力されている状態を考える。データ入力
端子14へ0が入力された場合は、排他的論理和
8の出力は0であり、AND回路10の出力も0
であるので、シフトレジスタ6への入力は0であ
る。一方、排他的論理和9の出力は1であるが、
AND回路11の出力は0となり、シフトレジス
タ7への入力は0となる。即ち、シフトレジスタ
6,7とも0が入力されるので、Nビツト後の出
力は00となり、初期状態q0に戻ることになる。
同じ状態で、データ入力端子14へ1が入力さ
れると、排他的論理和8の出力は1になり、
AND回路10の出力は1になるため、シフトレ
ジスタ6への入力は1となる。一方排他的論理和
9の出力は、1であるので、AND回路11の出
力は1となり、シフトレジスタ7への入力は1と
なる。
れると、排他的論理和8の出力は1になり、
AND回路10の出力は1になるため、シフトレ
ジスタ6への入力は1となる。一方排他的論理和
9の出力は、1であるので、AND回路11の出
力は1となり、シフトレジスタ7への入力は1と
なる。
従つて、Nビツト後のシフトレジスタ6,7の
出力は11となり、その状態はq3へ遷移する。
出力は11となり、その状態はq3へ遷移する。
上記の様な状態q2に対応したシフトレジスタ
6,7からの出力10が、入力データ1または0
とともにAND回路13へ入力されても、AND回
路13からはパターン検出を通知する1は出力さ
れない。
6,7からの出力10が、入力データ1または0
とともにAND回路13へ入力されても、AND回
路13からはパターン検出を通知する1は出力さ
れない。
更に、状態q3、即ちシフトレジスタ6,7から
11が出力されている状態を考える。データ入力端
子14へ0が入力された場合は、排他的論理和8
の出力は0であり、AND回路10の出力も0で
あるので、シフトレジスタ6への入力は0であ
る。一方、排他的論理和9の出力は0であるが、
AND回路11の出力は0となり、シフトレジス
タ7への入力は0となる。即ち、シフトレジスタ
6,7とも0が入力されるので、Nビツト後の出
力は00となり、初期状態q0に戻ることになる。
11が出力されている状態を考える。データ入力端
子14へ0が入力された場合は、排他的論理和8
の出力は0であり、AND回路10の出力も0で
あるので、シフトレジスタ6への入力は0であ
る。一方、排他的論理和9の出力は0であるが、
AND回路11の出力は0となり、シフトレジス
タ7への入力は0となる。即ち、シフトレジスタ
6,7とも0が入力されるので、Nビツト後の出
力は00となり、初期状態q0に戻ることになる。
同じ状態で、データ入力端子14へ1が入力さ
れると、排他的論理和8の出力は1になり、
AND回路10の出力は0になるため、シフトレ
ジスタ6への入力は0となる。一方排他的論理和
9の出力は、0であるので、AND回路11の出
力は0となり、シフトレジスタ7への入力は0と
なる。
れると、排他的論理和8の出力は1になり、
AND回路10の出力は0になるため、シフトレ
ジスタ6への入力は0となる。一方排他的論理和
9の出力は、0であるので、AND回路11の出
力は0となり、シフトレジスタ7への入力は0と
なる。
従つて、Nビツト後のシフトレジスタ6,7の
出力は00となり、その状態はq0へ遷移する。
出力は00となり、その状態はq0へ遷移する。
上記の様な状態q3に対応したシフトレジスタ
6,7からの出力11が、入力データ1または0
とともにAND回路13へ入力されるわけである
から、入力データが1の場合はAND回路13か
らは、パターン符号を検出したことを意味する1
が出力されることとなる。一方入力データ0が入
力された場合には、AND回路13は0を出力
し、初期状態へ戻る。
6,7からの出力11が、入力データ1または0
とともにAND回路13へ入力されるわけである
から、入力データが1の場合はAND回路13か
らは、パターン符号を検出したことを意味する1
が出力されることとなる。一方入力データ0が入
力された場合には、AND回路13は0を出力
し、初期状態へ戻る。
以上のようにAND回路13の出力はシフトレ
ジスタ6,7からの出力が状態q0,q1,q2の何れ
かに対応する場合は、いかなる入力信号が端子1
4から入力されても、符号パターン検出の1を出
力しない。しかし、状態q3の場合は入力データが
1の場合についてのみAND回路13の出力が1
となる。即ち、0111のデータをNビツト毎に連続
して受信し、シフトレジスタ6,7の出力状態を
q0からq3にまで遷移させ、その上1を受信した場
合(データ0111をNビツト毎に連続して受信した
場合)符号パターンを検出することができる。
ジスタ6,7からの出力が状態q0,q1,q2の何れ
かに対応する場合は、いかなる入力信号が端子1
4から入力されても、符号パターン検出の1を出
力しない。しかし、状態q3の場合は入力データが
1の場合についてのみAND回路13の出力が1
となる。即ち、0111のデータをNビツト毎に連続
して受信し、シフトレジスタ6,7の出力状態を
q0からq3にまで遷移させ、その上1を受信した場
合(データ0111をNビツト毎に連続して受信した
場合)符号パターンを検出することができる。
上述の如く本発明は、各フレームのフレームパ
ルスのビツトが、シフトレジスタの出力状態で表
現される状態と所定の関係で受信された場合に、
状態を進め、それ以外のビツトが受信された場合
には、初期状態に戻すものである。
ルスのビツトが、シフトレジスタの出力状態で表
現される状態と所定の関係で受信された場合に、
状態を進め、それ以外のビツトが受信された場合
には、初期状態に戻すものである。
従つて、符号パターンのビツト数Mの数だけ必
要であつたシフトレジスタの個数を、log2M個と
大幅に削減させることができる。
要であつたシフトレジスタの個数を、log2M個と
大幅に削減させることができる。
第1図は、PCM通信方式の送信方式を示す
図、第2図は、従来例のパターン検出回路の論理
回路図、第3図は、本発明のパターン検出回路の
位置実施例の論理回路図、第4図は、第3図に示
した実施例を説明するための図である。 1,2,3,6,7…シフトレジスタ、4,1
0,11,12,13…AND回路、8,9…排
他的論理和、14…データ入力端子、15…クロ
ツク入力端子、16…パターン検出結果。
図、第2図は、従来例のパターン検出回路の論理
回路図、第3図は、本発明のパターン検出回路の
位置実施例の論理回路図、第4図は、第3図に示
した実施例を説明するための図である。 1,2,3,6,7…シフトレジスタ、4,1
0,11,12,13…AND回路、8,9…排
他的論理和、14…データ入力端子、15…クロ
ツク入力端子、16…パターン検出結果。
Claims (1)
- 【特許請求の範囲】 1 直列伝送データ中にNビツト毎に分散、挿入
されたMビツトの符号パターンを検出する回路で
あつて、 log2M段からなるNビツトシフトレジスタ6,
7を設け、 該log2M段のシフトレジスタからの並列出力で
表現されるM個の状態を、それぞれの状態及びN
ビツト毎の入力データに対応して1ステツプづつ
進め、または初期状態へ戻し、 当該シフトレジスタの出力で表現される状態が
Mステツプ連続して進んだ場合に符号パターンが
検出されたと判断することを特徴とするパターン
検出回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56087676A JPS57202153A (en) | 1981-06-08 | 1981-06-08 | Pattern detecting circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56087676A JPS57202153A (en) | 1981-06-08 | 1981-06-08 | Pattern detecting circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS57202153A JPS57202153A (en) | 1982-12-10 |
JPS6254257B2 true JPS6254257B2 (ja) | 1987-11-13 |
Family
ID=13921536
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56087676A Granted JPS57202153A (en) | 1981-06-08 | 1981-06-08 | Pattern detecting circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS57202153A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6090447A (ja) * | 1983-10-24 | 1985-05-21 | Nec Corp | フレ−ム同期回路 |
JPS6376641A (ja) * | 1986-09-19 | 1988-04-06 | Fujitsu Ltd | 同期パタ−ン検出回路 |
-
1981
- 1981-06-08 JP JP56087676A patent/JPS57202153A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS57202153A (en) | 1982-12-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4506372A (en) | Method and apparatus for recognizing in a receiver the start of a telegram signal consisting of a bit impulse sequence | |
JP2621884B2 (ja) | 通信方法及び符号化装置 | |
US4766602A (en) | Synchronizing signal decoding | |
EP0265080B1 (en) | Device for detecting bit phase difference | |
US4481648A (en) | Method and system for producing a synchronous signal from _cyclic-redundancy-coded digital data blocks | |
US5408476A (en) | One bit error correction method having actual data reproduction function | |
JPS6254257B2 (ja) | ||
US4928289A (en) | Apparatus and method for binary data transmission | |
JPH0738626B2 (ja) | ワード同期検出回路 | |
JPS61148939A (ja) | フレ−ム同期方式 | |
JP2779047B2 (ja) | スペクトル拡散通信方式及びその通信システム | |
JPS63116537A (ja) | 同期保護回路 | |
SU1767701A1 (ru) | Устройство дл кодировани | |
JP2958733B2 (ja) | 同期信号伝送装置 | |
JPH04101535A (ja) | インタフェース回路 | |
JP3245622B2 (ja) | パターン比較方法 | |
JPS6323437A (ja) | 同期検出回路 | |
JP2555582B2 (ja) | Cmi符号誤り検出回路 | |
JP2529902B2 (ja) | ビット相関判定回路 | |
JPH0316054B2 (ja) | ||
JPH0595566A (ja) | デイジタル信号伝送装置 | |
SU1443200A1 (ru) | Демодул тор фазоманипулированных сигналов | |
SU1115045A1 (ru) | Преобразователь @ -ичного позиционного кода в двоичный код | |
JPH0317257B2 (ja) | ||
CA1234644A (en) | Asynchronous signaling for digital communication channel |