JPS6376641A - 同期パタ−ン検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ディジタル伝送において、その動作速度が伝送路の信号
速度に比して低いＲＡＭを用いて、フレーム同期信号パ
ターンの多点監視を行うもの。そのため入力の直列デー
タをｎビットシフトレジスタにより並列データに変換し
てＲＡＭにインタフェースする信号の速度を１　／　ｎ
に下げるようにして、低速ＲＡＭを高速データのフレー
ム同期パターン監視に使用可能にすることによって、同
期パターン検出回路の低コスト化を図るもの。

〔産業上の利用分野〕

本発明はディジタル多重伝送におけるフレーム同期に関
するもので、特にフレーム周期ごとにフレーム同期信号
のパルス列をチェツクし、各パルスのタイムスロット位
置を識別するフレーム同期パターン検出回路に関する。

フレーム同期パターン検出回路としては、ディジタル多
重伝送装置の利用範囲の拡大に伴い、その低コスト化、
低消費電力化が望まれている。

〔従来の技術〕

フレーム同期パターンの検査方法は、第３図へに示すご
とく、伝送路から入力されるデータを縦続したシフトレ
ジスタＳＲＩ、ＳＲ２−・ＳＲＮ−１に順次入力し、ま
た、同じく伝送路より抽出したクロックにより各シフト
レジスタを動作させて入力データを１ビットづつシフト
出力させ、出力された各データビットは、パターン識別
回路に入力され、ビット毎に規定のフレーム同期信号の
パターンと一致しているか否かを識別する多点監視の方
法が採られている。

また、ランダムアクセスメモリ　（ＲＡＭ　）を用いて
上記フレーム同期パターン検出回路を構成すれば第３図
Ｂに示すようになる。

入力されたデータ１００は先づ、スリーステートバッフ
ァＡ１を介してランダムアクセスメモリ３（ＲＡＭ　）
に書き込まれる。また、同じ（伝送路より抽出したクロ
ックはカウンタ５で計数され、カウンタ５の計数出力が
ランダムアクセスメモリ３のアドレス入力に接続される
。

ランダムアクセスメモリ３に書込まれたデータの読出し
は、Ｎ−１列の並列出力に対応するトライステートバッ
ファ八Ｌ　Ａ２．−ＡＮ　−１を介してフリップフロッ
プＦＦＩ、ＦＦ２−ｉＦ　Ｎ−１に順次入力された信号
データが、カウンタ５の出力のアドレスにより、１ビッ
トづつシフト出力され、出力Ｌ２……Ｎとして出力され
る。

出力データ１，２−Ｎは、識別器４に入力され、ビット
毎に規定のフレーム同期パルスと比較識別され検出信号
を出力する。

〔発明が解決しようとする問題点〕

以上の説明のごとく、第３図Ｂのフレーム同期パターン
検出回路は、メモリＲＡＭ　３とフリップフロップＦＦ
Ｉ、ＦＦ２−ＦＦ　Ｎ−１が第３図Ａにおけるシフトレ
ジスタＳＲＩ、５Ｒ２−３ＲＮ−１の役目をしているの
で、伝送路のディジタル信号の速度が高速化されると共
に、ランダムアクセスメモリＲＡＭ　３とフリップフロ
ップＦＦＩ、ＦＦ２・−ＦＦ　Ｎ−１（実際にはランダ
ムアクセスメモリＲＡＭに含まれる場合もある）も高速
のものを必要とすることになる。

ところが、ランダムアクセスメモリＲＡＭは高速のもの
になるほど高価で消費電力も大きくなり、比較的低価額
のＲＡＭを用いて回路を形成するメリットが失われてし
まう。

ｃ問題点を解決するための手段〕 高速のディジタル伝送のフレーム同期パターン検出回路
に用いられるランダムアクセスメモリＲＡ珂が高価、高
消費電力になるという従来技術の問題点は、第１図に示
すごと（、入力信号データ１００の直列信号をｎビット
づつの並列信号に変換するｎビットシフトレジスタ１と
、そのシフトレジスタ１の出力をｎクロックの間保持す
るｎビットレジスタ２を組合せることによりメモリＲＡ
Ｍ　３とのインタフェース信号の速度を下げて低速のＲ
ＡＭの使用を可能にする本発明によって解決される。

〔作用〕

ｎビットシフトレジスタ１は、入力の直列データ１００
をｎビットづつの並列データに変換し、レジスタ２はそ
のシフトレジスタ１の出力をｎクロックの間保持するの
で、レジスタ２の出力信号の速度は伝送路のデータ速度
の１　／　ｎとなる。

従ってレジスタ２の出力信号がインタフェースするラン
ダムアクセスメモリ３の動作速度も伝送路のデータ速度
の１　／　ｎの速度でよいことになる。

従って、高速のデータ伝送のフレーム同期パターン検出
回路に、低速度で低コスト、低消費電力のＲＡＭが使用
可能となり問題は解決される。

〔実施例〕

第２図は本発明の実施例の同期パターン検出回路の構成
を示すブロック図である。

第１図の原理ブロック図と殆ど同じであるが、相違する
個所は、レジスタ２の並列出力を直列信号に変換するシ
フトレジスタ６１およびランダムアクセスメモリＲＡＭ
　３の各並列出力を各列毎にシフト出力するフリップフ
ロップＦＦＩＩ、　ＦＦ１２−ＦＦｎＮ　（後述のシフ
トレジスタ６２〜６ｎに含まれる場合もある）の各出力
をシフト段数毎にまとめて直列信号に変換するシフトレ
ジスタ６２……６ｎ　　を設けた点である。

従って、識別器４はシフトレジスタ６１．６２−６ｎで
直列信号に変換した信号データを１ビット毎に識別する
ように構成される。

〔発明の効果〕

以上説明したごとく、本発明によれば、高速のデータ伝
送のフレーム同期パターン検出回路に、低速度で低コス
ト、低消費電力のＲＡＭの使用を可能とする効果が得ら
れる。

【図面の簡単な説明】

第１図は本発明の同期パターン検出回路の構成を示す原
理ブロック図、 第２図は本発明の実施例の同期パターン検出回路の構成
を示すブロック図、 第３図は従来例の同期パターン検出回路のブロック図で
ある。 第１図、第２図、第３図において、 １は直並列変換のシフトレジスタ、 ２はレジスタ、 ３はランダムアクセスメモリ、 ４は識別回路、 ５はカウンタ、 ６Ｌ６２−６ｎ　　は並直列変換のシフトレジスタであ
る。

Claims (1)

【特許請求の範囲】
1. 一定パターンのフレーム同期信号をもつディジタル信号
   の伝送路から入力されるデータ（１００）をｎビット毎
   の並列信号に変換するシフトレジスタ（１）と、該シフ
   トレジスタ（１）の出力をｎクロックの間保持するレジ
   スタ（２）と、該レジスタ（２）の出力が書込まれるラ
   ンダムアクセスメモリ（３）と、該ランダムアクセスメ
   モリ（３）の出力を前記入力データ（１００）のクロッ
   クにより順次１ビットづつシフトして読出すフリップフ
   ロップ（３１、３２……３ｎ）と、該フリップフロップ
   （３１、３２……３ｎ）の出力をフレーム同期信号の規
   定パターンと比較する識別器（４）とを具え動作速度が
   伝送路の信号速度の１／ｎのランダムアクセスメモリを
   使用できることを特徴とする同期パターン検出回路。