JPH0430234A - エラー検出回路 - Google Patents
エラー検出回路Info
- Publication number
- JPH0430234A JPH0430234A JP2135650A JP13565090A JPH0430234A JP H0430234 A JPH0430234 A JP H0430234A JP 2135650 A JP2135650 A JP 2135650A JP 13565090 A JP13565090 A JP 13565090A JP H0430234 A JPH0430234 A JP H0430234A
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- Japan
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- circuit
- parity
- output
- multiplexing
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- Pending
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- 238000001514 detection method Methods 0.000 title claims abstract description 15
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
シーケンシャルにリード、ライトを行うメモリのエラー
検出回路に関し、 入出力データを多重した後パリティ演算を行い、そのパ
リティ演算結果を比較してエラー検出を行うことにより
回路規模が小さく、信頼度の高いエラー検出回路を提供
することを目的とし、メモリに書込むｎビットのデータ
を多重する第１の多重手段と、第１の多重手段で多重し
たデータのパリティをフレーム単位で演算する第１のパ
リティ演算手段と、メモリより読出すｎビットのデータ
を多重する第２の多重手段と、第２の多重手段で多重し
たデータのパリティをフレーム単位で演算する第２のパ
リティ演算手段と、第１のパリティ演算手段の出力と第
２のパリティ演算手段の出力を比較する比較手段とを備
え構成する。
検出回路に関し、 入出力データを多重した後パリティ演算を行い、そのパ
リティ演算結果を比較してエラー検出を行うことにより
回路規模が小さく、信頼度の高いエラー検出回路を提供
することを目的とし、メモリに書込むｎビットのデータ
を多重する第１の多重手段と、第１の多重手段で多重し
たデータのパリティをフレーム単位で演算する第１のパ
リティ演算手段と、メモリより読出すｎビットのデータ
を多重する第２の多重手段と、第２の多重手段で多重し
たデータのパリティをフレーム単位で演算する第２のパ
リティ演算手段と、第１のパリティ演算手段の出力と第
２のパリティ演算手段の出力を比較する比較手段とを備
え構成する。
本発明は、シーケンシャルにリード、ライトを行うメモ
リのエラー検出回路に関する。
リのエラー検出回路に関する。
例えば、通信装置、電子装置において、位相を合わせる
ために、入力データを一旦メモリに書込み、所定のクロ
ックにより読出すことがよく行われている。
ために、入力データを一旦メモリに書込み、所定のクロ
ックにより読出すことがよく行われている。
かかる、シーケンシャルにリード１．ライトを行うメモ
リのエラー検出に使用されるエラー検出回路は小規模で
信頼度の高い回路構成であることが要求されている。
リのエラー検出に使用されるエラー検出回路は小規模で
信頼度の高い回路構成であることが要求されている。
第３図は従来例を説明するブロック図を示す。
第３図に示す従来例は、メモリｌと、
入出力データを比較してエラーを検出する比較回路５０
１〜５０ｎより構成した例である。
１〜５０ｎより構成した例である。
比較回路５０１〜５０ｎは入出力データのビット数に対
応した数だけ設けられており、エラー検出はビット毎に
入力と出力を比較することにより行っている。
応した数だけ設けられており、エラー検出はビット毎に
入力と出力を比較することにより行っている。
〔発明が解決しようとする課題〕
上述の従来例では、入出力データｎビットに対して、比
較回路５０１〜５０ｎのｎ個が必要となり、回路規模が
大きくなり、そのために信頼度は低下する。
較回路５０１〜５０ｎのｎ個が必要となり、回路規模が
大きくなり、そのために信頼度は低下する。
本発明は、入出力データを多重した後パリティ演算を行
い、そのパリティ演算結果を比較してエラー検出を行う
ことにより回路規模が小さ（、信頼度の高いエラー検出
回路を提供することを目的とする。
い、そのパリティ演算結果を比較してエラー検出を行う
ことにより回路規模が小さ（、信頼度の高いエラー検出
回路を提供することを目的とする。
第１図は本発明の詳細な説明するブロック図を示す。
第１図に示す本発明の原理ブロック図中の１は、シーケ
ンシャルにリード、ライトを行うメモリであり、１０は
メモリｌに書込むｎビットのデータを多重する第１の多
重手段であり、２ｏは第１の多重手段１０で多重したデ
ータのパリティをフレーム単位で演算する第１のパリテ
ィ演算手段である。
ンシャルにリード、ライトを行うメモリであり、１０は
メモリｌに書込むｎビットのデータを多重する第１の多
重手段であり、２ｏは第１の多重手段１０で多重したデ
ータのパリティをフレーム単位で演算する第１のパリテ
ィ演算手段である。
また、３０はメモリ１より読出すｎビットのデータを多
重する第２の多重手段であり、４ｏは第２の多重手段３
０で多重したデータのパリティをフレーム単位で演算す
る第２のパリティ演算手段であり、 ５０は第１のパリティ演算手段２ｏの出力と第２のパリ
ティ演算手段４０の出力を比較する比較手段であり、 入出力データのパリティ演算結果を比較しエラー検出を
行うことにより本課題を解決するための手段とする。
重する第２の多重手段であり、４ｏは第２の多重手段３
０で多重したデータのパリティをフレーム単位で演算す
る第２のパリティ演算手段であり、 ５０は第１のパリティ演算手段２ｏの出力と第２のパリ
ティ演算手段４０の出力を比較する比較手段であり、 入出力データのパリティ演算結果を比較しエラー検出を
行うことにより本課題を解決するための手段とする。
第１の多重手段１０で入力データを多重し、第１のパリ
ティ演算手段２０によりパリティを演算する。
ティ演算手段２０によりパリティを演算する。
一方、出力データを第２の多重手段３０で多重し、第２
のパリティ演算手段４０によりパリティを演算する。
のパリティ演算手段４０によりパリティを演算する。
第１のパリティ演算手段２０の出力と第２のパリティ演
算手段４０の出力を比較し、エラー検出することにより
、入出力データがｎビットのときでもエラー検出は１個
の回路で行うことができ、小規模で信頼度の高いエラー
検出回路を構成することが可能となる。
算手段４０の出力を比較し、エラー検出することにより
、入出力データがｎビットのときでもエラー検出は１個
の回路で行うことができ、小規模で信頼度の高いエラー
検出回路を構成することが可能となる。
以下本発明の要旨を第２図に示す実施例により具体的に
説明する。
説明する。
第２図は本発明の詳細な説明する図をそれぞれ示す。
第２図に示す本発明の実施例は、入出力データが４ビツ
トの例であり、第１図で説明した第１の多重手段ＩＯと
して、２ビツトカウンタ１１と多重回路１２、 第１のパリティ演算手段２０として、排他的論理和回路
（以下ＥＸ−ＯＲ回路と称する）２１とセレクタ２２と
２個のフリップフロップ回路（以下ＦＦ回路と称する）
２３．２４、 第２の多重手段３０として、第１の多重手段１０と同じ
構成の、２ビツトカウンタ３１と多重回路３２、 第２のパリティ演算手段４０として、第１のパリティ演
算手段２０と同じ構成の、ＥＸ−ＯＲ回路４１とセレク
タ４２と２個のＦＦ回路４３．４４、 比較手段５０として、ＦＦ回路２４の出力をＦＦ回路４
４の出力タイミングに合わせるシフトレジスタ５１と、
排他的否定論理和回路（以下ＥＸ−ＮＯＲ回路と称する
）５２とＦＦ回路５３より構成した例である。
トの例であり、第１図で説明した第１の多重手段ＩＯと
して、２ビツトカウンタ１１と多重回路１２、 第１のパリティ演算手段２０として、排他的論理和回路
（以下ＥＸ−ＯＲ回路と称する）２１とセレクタ２２と
２個のフリップフロップ回路（以下ＦＦ回路と称する）
２３．２４、 第２の多重手段３０として、第１の多重手段１０と同じ
構成の、２ビツトカウンタ３１と多重回路３２、 第２のパリティ演算手段４０として、第１のパリティ演
算手段２０と同じ構成の、ＥＸ−ＯＲ回路４１とセレク
タ４２と２個のＦＦ回路４３．４４、 比較手段５０として、ＦＦ回路２４の出力をＦＦ回路４
４の出力タイミングに合わせるシフトレジスタ５１と、
排他的否定論理和回路（以下ＥＸ−ＮＯＲ回路と称する
）５２とＦＦ回路５３より構成した例である。
上述の構成において、クロック信号（図中ＣＫＡと示す
）をカウントする２ビツトカウンタ１１の出力により、
多重回路１２で入力データＩｆ、Ｉ２、Ｉ３、工４を多
重する。
）をカウントする２ビツトカウンタ１１の出力により、
多重回路１２で入力データＩｆ、Ｉ２、Ｉ３、工４を多
重する。
多重されたデータは順次多重回路１２より出力し、ＥＸ
−ＯＲ回路２１の一方の入力端子に入力される。
−ＯＲ回路２１の一方の入力端子に入力される。
最初はフレームパルス（図中ＦＰＡと示す）によりセレ
クタ２２は最初の入力データ１１を選択し、ＦＦ回路２
３に入力し、次のクロック信号で出力し、ＥＸ−ＯＲ回
路２１の他方の入力端子に入力する。
クタ２２は最初の入力データ１１を選択し、ＦＦ回路２
３に入力し、次のクロック信号で出力し、ＥＸ−ＯＲ回
路２１の他方の入力端子に入力する。
このとき、ＥＸ−ＯＲ回路２１の一方の端子には次の入
力データＩ２が入力されているので、ＥＸ−ＯＲ回路２
１により、最初の入力データＩＩと、次の入力データＩ
２のＥＸ−ＯＲをとり、−致のときに「０」を出力する
。
力データＩ２が入力されているので、ＥＸ−ＯＲ回路２
１により、最初の入力データＩＩと、次の入力データＩ
２のＥＸ−ＯＲをとり、−致のときに「０」を出力する
。
次のクロック信号で、ＥＸ−ＯＲ回路２１により、入力
データ■１、Ｉ２のＥＸ−ＯＲをとった結果と次の入力
データＩ３とのＥＸ−ＯＲをとりＦＦ回路２３により出
力する。
データ■１、Ｉ２のＥＸ−ＯＲをとった結果と次の入力
データＩ３とのＥＸ−ＯＲをとりＦＦ回路２３により出
力する。
次のクロック信号で、ＥＸ−ＯＲ回路２１により、入力
データＩＩ、Ｉ２、Ｉ３のＥＸ−ＯＲをとった結果と次
の入力データＩ４のＥＸ−ＯＲをとりＦＦ回路２３によ
り出力する。
データＩＩ、Ｉ２、Ｉ３のＥＸ−ＯＲをとった結果と次
の入力データＩ４のＥＸ−ＯＲをとりＦＦ回路２３によ
り出力する。
このようにして、ＥＸ−ＯＲを順次演算していくことに
より、パリティ演算を行っており、この場合は、奇数パ
リティ即ち「ｌＪの数が奇数の時に、ｒｌＪが出力され
る。
より、パリティ演算を行っており、この場合は、奇数パ
リティ即ち「ｌＪの数が奇数の時に、ｒｌＪが出力され
る。
出力データ０１−０４についても、同じ動作を行い、Ｆ
Ｆ回路４４より出力データのパリティ演算結果を出力す
る。
Ｆ回路４４より出力データのパリティ演算結果を出力す
る。
ＦＦ回路２４の出力とＦＦ回路４４の出力はタイミング
が異なっているので、ＦＦ回路２４の出力をシフトレジ
スタ５１でフレームパルスＦＰＢに合わせて出力し、Ｆ
Ｆ回路４４の出力と排他的否定論理和回路をとることに
より、２つのデータが一致していれば「１」、一致して
いなければ「０」を出力し、その出力をＦＦ回路５３に
入力し、反転出力をとることにより、２つのパリティ演
算結果が一致していれば「０」、一致していなければｒ
Ｎのエラー検出信号を出力する。
が異なっているので、ＦＦ回路２４の出力をシフトレジ
スタ５１でフレームパルスＦＰＢに合わせて出力し、Ｆ
Ｆ回路４４の出力と排他的否定論理和回路をとることに
より、２つのデータが一致していれば「１」、一致して
いなければ「０」を出力し、その出力をＦＦ回路５３に
入力し、反転出力をとることにより、２つのパリティ演
算結果が一致していれば「０」、一致していなければｒ
Ｎのエラー検出信号を出力する。
上述の実施例においては、入出力データが４ビツトとし
て説明したが、４ビツト以外のときも、同様に構成する
ことができることは勿論である。
て説明したが、４ビツト以外のときも、同様に構成する
ことができることは勿論である。
上述のように構成することにより、入出力データがｎビ
ットのとき、比較回路を第３図データ説明した従来例に
比較して１ ／ ｎにすることが可能となる。
ットのとき、比較回路を第３図データ説明した従来例に
比較して１ ／ ｎにすることが可能となる。
以上のような本発明によれば、入出力データをそれぞれ
多重した後、パリティ演算を行いその結果を比較するこ
とにより、回路規模が小さく、信頼度の高いエラー検出
回路を提供することができる。
多重した後、パリティ演算を行いその結果を比較するこ
とにより、回路規模が小さく、信頼度の高いエラー検出
回路を提供することができる。
第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明する図、 第３図は従来例を説明するブロック図、をそれぞれ示す
。 図において、 ｌはメモリ、 １０は第１の多重手段、 １１．３１は２ビツトカウンタ、 １２．３２は多重回路、 ２０は第１のパリティ演算手段、 ２１．４１はＥＸ−ＯＲ回路、 ２２．４２はセレクタ、 ２３．２４．４３．４４．５３はＦＦ回路、３０は第２
の多重手段、 ４０は第２のパリティ演算手段、 ５０は比較手段、 ５１はシフトレジスタ、 ５２はＥＸ−ＮＯＲ回路、 ５０１〜５０ｎは比較回路、 をそれぞれ示す。 本発明の詳細な説明するブロック図 第１図
本発明の詳細な説明する図、 第３図は従来例を説明するブロック図、をそれぞれ示す
。 図において、 ｌはメモリ、 １０は第１の多重手段、 １１．３１は２ビツトカウンタ、 １２．３２は多重回路、 ２０は第１のパリティ演算手段、 ２１．４１はＥＸ−ＯＲ回路、 ２２．４２はセレクタ、 ２３．２４．４３．４４．５３はＦＦ回路、３０は第２
の多重手段、 ４０は第２のパリティ演算手段、 ５０は比較手段、 ５１はシフトレジスタ、 ５２はＥＸ−ＮＯＲ回路、 ５０１〜５０ｎは比較回路、 をそれぞれ示す。 本発明の詳細な説明するブロック図 第１図
Claims (1)
- 【特許請求の範囲】 シーケンシャルにリード、ライトを行うメモリ（１）の
エラー検出回路であって、 前記メモリ（１）に書込むｎビットのデータを多重する
第１の多重手段（１０）と、 前記第１の多重手段（１０）で多重したデータのパリテ
イをフレーム単位で演算する第１のパリテイ演算手段（
２０）と、 前記メモリ（１）より読出すｎビットのデータを多重す
る第２の多重手段（３０）と、 前記第２の多重手段（３０）で多重したデータのパリテ
イをフレーム単位で演算する第２のパリテイ演算手段（
４０）と、 前記第１のパリテイ演算手段（２０）の出力と前記第２
のパリテイ演算手段（４０）の出力を比較する比較手段
（５０）とを備えたことを特徴とするエラー検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2135650A JPH0430234A (ja) | 1990-05-25 | 1990-05-25 | エラー検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2135650A JPH0430234A (ja) | 1990-05-25 | 1990-05-25 | エラー検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0430234A true JPH0430234A (ja) | 1992-02-03 |
Family
ID=15156756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2135650A Pending JPH0430234A (ja) | 1990-05-25 | 1990-05-25 | エラー検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0430234A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06209307A (ja) * | 1992-09-18 | 1994-07-26 | American Teleph & Telegr Co <Att> | 伝送パスの完全性検査方法とその装置 |
-
1990
- 1990-05-25 JP JP2135650A patent/JPH0430234A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06209307A (ja) * | 1992-09-18 | 1994-07-26 | American Teleph & Telegr Co <Att> | 伝送パスの完全性検査方法とその装置 |
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