JPH05134887A - パリテイチエツク方法 - Google Patents

Abstract

(57)【要約】 【目的】メモリに入出力するデータのエラーを検出する
パリティチェック方法に関し、メモリに入出力するデー
タのパリティエラーを検出すると同時に、アドレス制御
周辺回路の故障を検出することのできるパリティチェッ
ク方法を実現することを目的とする。 【構成】入力したデータＤ１〜Ｄｎは、ポートＰ１〜Ｐ
ｎのライトカウンタ３０の発生するアドレスｘに書き込
み、データＤ１〜Ｄｎから発生したパリティは、第１の
遅延手段７０により遅延させ、ポートＰｐのアドレスｘ
＋ｙに書き込み、読み出しは複数のポートＰ１〜Ｐｎの
リードカウンタ６０の発生するアドレスｘのデータＤ１
〜Ｄｎを読み出し、該データＤ１〜Ｄｎよりパリティを
発生させ、該パリティは第２の遅延手段８０により遅延
させ、ポートＰｐのアドレスｘ＋ｙに書き込まれている
パリティとを一致回路５０で比較するように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリに入出力するデー
タのエラーを検出するパリティチェック方法に関する。

【０００２】ディジタル通信において、一方のクロック
でメモリにデータを書き込み、他方のクロックでメモリ
からデータを読み出す、いわゆる、シーケンシャルライ
ト、シーケンシャルリードを行うことによる速度変換が
広く行われている。

【０００３】かかるメモリへの入出力データのエラー発
生を正確に検出することのできるパリティチェック方法
が要求されている。

【０００４】

【従来の技術】図７は従来例を説明する図（１）を示
す。図中の１０はメモリ、２０は書き込み側の垂直パリ
ティ発生回路、３０はライトカウンタ、４０は読み出し
側の垂直パリティ発生回路、５０は一致回路、６０はリ
ードカウンタ、Ｆ１、Ｆ２はフリップフロップ回路（以
下ＦＦ回路と称する）である。

【０００５】上述の回路はメモリ１０のポートＰ１〜Ｐ
ｎに入出力するデータエラーの検出を書き込み側で発生
したパリティと、読み出し側で発生したパリティを比較
することにより行うものである。

【０００６】図において、書き込み側ではデータＤ１〜
ＤｎをＦＦ回路Ｆ１をとおしてメモリ１０のポートＰ１
〜Ｐｎに書き込むとともに、垂直パリティ発生回路２０
にデータＤ１〜Ｄｎを入力し、垂直パリティを発生しＦ
Ｆ回路Ｆ１をとおしてポートＰｐに書き込む。

【０００７】読み出し側ではメモリ１０のポートＰ１〜
ＰｎからデータＤ１〜Ｄｎを読み出し、ＦＦ回路Ｆ２を
とおして出力するとともに、垂直パリティ発生回路４０
にデータＤ１〜Ｄｎを入力して垂直パリティを求め、ポ
ートＰｐから読み出したパリティと一致回路５０で比較
し、不一致を検出した場合はエラー発生信号ＡＬＭを出
力する。

【０００８】この構成においては、データＤ１〜Ｄｎと
垂直パリティ発生回路２０で発生した垂直パリティをメ
モリ１０の同一アドレスに書き込むので、垂直パリティ
のタイミングがデータＤ１〜Ｄｎに対して遅れることが
あるので、同一アドレスに書き込むために、ＦＦ回路１
で打ってタイミングを合わせている。読み出し側のＦＦ
回路２も同じ目的である。

【０００９】図８は垂直パリティチェックのタイムチャ
ート（１）を示す。（Ａ）はメモリ１０に書き込む内容
を示し、データＤ１〜ＤｎをポートＰ１〜Ｐｎに書き込
むともに、データＤ１〜Ｄｎから発生した垂直パリティ
をポートＰｐに書き込む。

【００１０】（Ｂ）はメモリ１０から読み出した内容を
示し、ポートＰ１〜ＰｎからデータＤ１〜Ｄｎ、ポート
Ｐｐから垂直パリティを読み出し、読み出したデータＤ
１〜Ｄｎから垂直パリティを発生させ、ポートＰｐから
読み出した垂直パリティと比較することによりエラーを
検出している。

【００１１】図９は従来例を説明する図（２）を示す。
図中の１０はメモリ、Ｈ１〜Ｈｎは水平パリティ発生回
路、ｈ１〜ｈｎは水平パリティチェック回路、Ｓ１〜Ｓ
ｎはセレクタ、３０はライトカウンタ、６０はリードカ
ウンタ、Ｆ１、Ｆ２はＦＦ回路である。

【００１２】図において、書き込み側ではポートＰ１〜
Ｐｎに入力するデータＤ１〜Ｄｎの水平パリティを指定
のビット数ｍ演算する。データＤ１〜Ｄｎの入力中は、
セレクタＳ１〜ＳｎはデータＤ１〜Ｄｎを選択し、ＦＦ
回路Ｆ１をとおしてメモリ１０のポートＰ１〜Ｐｎに書
き込む。ｍビットの水平パリティを演算したところで、
セレクタＳ１〜Ｓｎは水平パリティ発生回路Ｈ１〜Ｈｎ
の出力を選択して出力し、メモリ１０のポートＰ１〜Ｐ
ｎのアドレスｍ＋１に書き込む。

【００１３】読み出し側ではメモリ１０のポートＰ１〜
ＰｎからデータＤ１〜Ｄｎを読み出し、ＦＦ回路Ｆ２を
とおして出力するとともに、水平パリティチェック回路
ｈ１〜ｈｎに入力し、ｍビットのパリティ演算を行って
水平パリティを求め、データＤ１〜Ｄｎのアドレスｍ＋
１に書き込まれている水平パリティとを比較し、エラー
を検出する。Ａ１〜ＡｎはデータＤ１〜Ｄｎで水平パリ
ティエラーが検出されたときのエラー発生信号である。

【００１４】図１０は水平パリティチェックのタイムチ
ャート（１）を示す。（Ａ）はメモリ１０に書き込む内
容を示し、データＤ１〜ＤｎをポートＰ１〜Ｐｎのアド
レス０〜ｍに書き込むともに、データＤ１〜Ｄｎのそれ
ぞれのｍビットから発生した水平パリティをアドレスｍ
＋１に書き込む。

【００１５】（Ｂ）はメモリ１０から読み出した内容を
示し、ポートＰ１〜Ｐｎのアドレス０〜ｍからデータＤ
１〜Ｄｎを読み出し、読み出したデータＤ１〜Ｄｎから
水平パリティを発生させ、アドレスｍ＋１から読み出し
た水平パリティと比較することによりエラーを検出して
いる。

【００１６】

【発明が解決しようとする課題】上述の従来例において
は、アドレス制御周辺回路が故障した場合検出すること
ができない。

【００１７】図１１は垂直パリティチェックのタイムチ
ャート（２）を示し、図１２は水平パリティチェックの
タイムチャート（２）を示す。図１１は垂直パリティチ
ェックにおいて、アドレス制御周辺回路が故障し、アド
レス３と、アドレス４が逆転した例であるが、データＤ
１〜ＤｎとパリティＰｐの関係は正しいのでパリティエ
ラーは発生しない。

【００１８】図１２は水平パリティチェックにおいて、
アドレス制御周辺回路が故障し、アドレス３と、アドレ
ス４が逆転した例であるが、データＤ１〜Ｄｎの水平方
向の「１」と「０」の数は変化しないのでパリティエラ
ーは発生しない。

【００１９】本発明はメモリに入出力するデータのパリ
ティエラーを検出すると同時に、アドレス制御周辺回路
の故障を検出することのできるパリティチェック方法を
実現しようとする。

【００２０】

【課題を解決するための手段】図１は本発明の原理を説
明するブロック図である。図中の１０はデータＤ１〜Ｄ
ｎを入出力するメモリであり、Ｐ１〜Ｐｎ、Ｐｐはメモ
リ１０のポートであり、２０はメモリ１０の複数のポー
トＰ１〜Ｐｎに入力するデータＤ１〜Ｄｎの垂直パリテ
ィを発生する垂直パリティ発生回路であり、３０はデー
タＤ１〜Ｄｎととパリティを書き込むアドレスを発生す
るライトカウンタである。

【００２１】また、４０はメモリ１０の複数のポートＰ
１〜Ｐｎから読み出したデータＤ１〜Ｄｎの垂直パリテ
ィを発生する垂直パリティ発生回路であり、５０は垂直
パリティ発生回路４０で発生したパリティとメモリ１０
のパリティ書き込みポートＰｐから読み出したパリティ
とを比較する一致回路であり、６０はデータＤ１〜Ｄｎ
とパリティを読み出すアドレスを発生するリードカウン
タである。

【００２２】さらに、７０は、パリティチェック回路に
設ける、書き込み側の垂直パリティ発生回路２０の発生
するパリティを所定クロック数ｙ遅延させる第１の遅延
手段であり、８０は、パリティチェック回路に設ける、
読み出し側の垂直パリティ発生回路４０の発生するパリ
ティを所定クロック数ｙ遅延させる第２の遅延手段であ
り、入力したデータＤ１〜Ｄｎは、ポートＰ１〜Ｐｎ
の、ライトカウンタ３０の発生するアドレスｘに書き込
み、データＤ１〜Ｄｎから発生したパリティは、第１の
遅延手段７０により遅延させ、ポートＰｐのアドレスｘ
＋ｙに書き込み、読み出しは複数のポートＰ１〜Ｐｎの
リードカウンタ６０の発生するアドレスｘのデータＤ１
〜Ｄｎを読み出し、該データＤ１〜Ｄｎよりパリティを
発生させ、該パリティは第２の遅延手段８０により遅延
させ、ポートＰｐのアドレスｘ＋ｙに書き込まれている
パリティとを一致回路５０で比較する。

【００２３】

【作用】メモリ１０のポートＰ１〜Ｐｎに書き込むデー
タＤ１〜Ｄｎを垂直パリティ回路２０に入力し、垂直パ
リティを求める。データＤ１〜Ｄｎおよびパリティはア
ドレスカウンタ３０の発生するアドレスｘに書き込む。
このとき、書き込むデータＤ１〜Ｄｎはそのままのタイ
ミングでアドレスｘに書き込むが、求めたパリティは、
第１の遅延手段７０でｙクロック遅延させたポートＰｐ
のアドレスｘ＋ｙに書き込む。

【００２４】一方、メモリ１０のポートＰ１〜Ｐｎのア
ドレスｘから読み出したデータＤ１〜Ｄｎを垂直パリテ
ィ回路４０に入力してパリティを求める。このアドレス
ｘのデータＤ１〜Ｄｎの書き込み側で求めた垂直パリテ
ィはポートＰｐのアドレスｘ＋ｙに書き込まれているの
で、読み出したデータＤ１〜Ｄｎのアドレスｘから求め
たパリティを、第２の遅延手段８０により、ｙクロック
分遅延させ、タイミングを合わせて比較して、エラーを
検出することにより、データのパリティチェックと同時
に、アドレス制御周辺回路の故障を検出することができ
る。

【００２５】

【実施例】図２は本発明の実施例を説明するブロック図
である。図中のメモリ１０、垂直パリティ発生回路２
０、４０、ライトカウンタ３０、一致回路５０、リード
カウンタ６０は図７の従来例（１）で説明したと同一構
成物である。

【００２６】７１および８１は、第１および第２の遅延
手段７０、８０としてのＦＦ回路である。図２はＦＦ回
路７１で垂直パリティ回路２０で求めたパリティを１ク
ロック遅延させ、１つずれたアドレスに書き込む例であ
る。

【００２７】この構成では、垂直パリティ発生回路２０
で発生したパリティをＦＦ回路７１で打って、メモリ１
０に入力するので、図７の従来例（１）で説明したＦＦ
回路Ｆ１を削除することができ、回路規模も小さくする
ことができる。

【００２８】図３は本発明の実施例のタイムチャートで
ある。（Ａ）は正常時のタイムチャートを示し、アドレ
ス０の垂直パリティをポートＰｐのアドレス１に、アド
レス１の垂直パリティをポートＰｐのアドレス２に、以
下同様に、アドレスｘの垂直パリティをポートＰｐのア
ドレスｘ＋１に書き込む。

【００２９】（Ｂ）は異常時を示し、ここでは、アドレ
ス制御周辺回路の故障により、アドレス２に書き込むべ
きデータとアドレス３に書き込むべきデータが逆転した
例を示す。アドレス１のデータＤ１１〜Ｄｎ１から発生
したパリティＰ１はポートＰｐのアドレス２に書き込ま
れるのが正常な動作であるが、ここでは、アドレスの誤
りによりポートＰｐのアドレス３に書き込まれたためパ
リティエラーとして検出することができる。

【００３０】このように、従来例では検出できなかっ
た、アドレス制御周辺回路の故障を検出することができ
る。図４は本発明のその他の実施例を説明する図（１）
である。図４は図２の実施例に第２の一致回路５１とし
ての一致回路５１ＡおよびＦＦ回路Ｆ１、Ｆ２を追加し
たものである。

【００３１】図においては、データＤ１〜Ｄｎから求め
た垂直パリティをポートＰｐ′のアドレスｘとポートＰ
ｐのアドレスｘ＋１に書き込む例であり、メモリ１０の
ポートＰ１〜Ｐｎのアドレスｘの読み出しデータＤ１〜
Ｄｎから求めたパリティと、ポートＰｐのアドレスｘ＋
１と、ポートＰｐ′のアドレスｘに書き込んであるパリ
ティとを比較することにより、エラーを検出する。

【００３２】このようにして、データのパリティエラー
とアドレス制御周辺回路の故障とを切り分けることが可
能となる。図５は本発明のその他の実施例のタイムチャ
ートである。

【００３３】図６は本発明のその他の実施例を説明する
図（２）である。図中のメモリ１０、水平パリティ発生
回路Ｈ１〜Ｈｎ、水平パリティチェック回路ｈ１〜ｈ
ｎ、セレクタＳ１〜Ｓｎ、ＦＦ回路Ｆ１、Ｆ２、ライト
カウンタ３０、リードカウンタ６０は図９の従来例
（２）で説明したと同一構成物であり、垂直パリティ発
生回路２０、４０、ＦＦ回路７１、８１、一致回路５０
は図２の実施例で説明したと同一構成物である。

【００３４】図の構成では、ポートＰ１〜Ｐｎのアドレ
スｘの垂直パリティを求め、ポートＰｐのアドレスｘ＋
１に書き込み、ポートＰ１〜Ｐｎのｍビット分の水平パ
リティを求め、それぞれのポートＰ１〜Ｐｎのアドレス
ｍ＋１に書き込み、読み出し側では、出力データから垂
直パリティと水平パリティとを求め、それぞれのエラー
の検出を行う。

【００３５】

【発明の効果】本発明によれば、書き込み側でメモリの
アドレスｘに書き込むデータのパリティをアドレスｘ＋
ｙに書き込み、読み出し側では、アドレスｘから読み出
したデータから求めたパリティとアドレスｘ＋ｙから読
み出したパリティと比較することにより、パリティチェ
ックと同時に、アドレス制御周辺回路の故障を検出する
ことのできるパリティチェック方法を実現することがで
きる。また、ＦＦ回路を削除することにより、回路規模
の縮小も可能となる。

【図面の簡単な説明】

【図１】 本発明の原理を説明するブロック図

【図２】 本発明の実施例を説明する図

【図３】 本発明の実施例のタイムチャート

【図４】 本発明のその他の実施例を説明する図（１）

【図５】 本発明のその他の実施例のタイムチャート

【図６】 本発明のその他の実施例を説明する図（２）

【図７】 従来例を説明する図（１）

【図８】 垂直パリティチェックのタイムチャート
（１）

【図９】 従来例を説明する図（２）

【図１０】 水平パリティチェックのタイムチャート
（１）

【図１１】 垂直パリティチェックのタイムチャート
（２）

【図１２】 水平パリティチェックのタイムチャート
（２）

【符号説明】

１０ メモリ ２０、４０ 垂直パリティ発生回路 ３０ ライトカウンタ ５０、５１Ａ 一致回路 ６０ リードカウンタ ７０ 第１の遅延手段 ７１、８１、Ｆ１、Ｆ２ ＦＦ回路 ８０ 第２の遅延手段 Ｈ１〜Ｈｎ 水平パリティ発生回路 ｈ１〜ｈｎ 水平パリティチェック回路 Ｓ１〜Ｓｎ セレクタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡辺 徹 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 中本 勝彦 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 メモリ（１０）に入出力するデータのエ
   ラーを検出する方式であって、 前記メモリ（１０）の複数のポート（Ｐ１〜Ｐｎ）に入
   力するデータ（Ｄ１〜Ｄｎ）の垂直パリティを発生する
   垂直パリティ発生回路（２０）と、 前記データ（Ｄ１〜Ｄｎ）とパリティを書き込むアドレ
   スを発生するライトカウンタ（３０）と、 前記メモリ（１０）の複数のポート（Ｐ１〜Ｐｎ）から
   読み出したデータ（Ｄ１〜Ｄｎ）の垂直パリティを発生
   する垂直パリティ発生回路（４０）と、 前記垂直パリティ発生回路（４０）で発生したパリティ
   と前記メモリ（１０）のパリティ書き込みポート（Ｐ
   ｐ）から読み出したパリティとを比較する一致回路（５
   ０）と、 前記データ（Ｄ１〜Ｄｎ）とパリティを読み出すアドレ
   スを発生するリードカウンタ（６０）よりなるパリティ
   チェック回路において、 書き込み側の前記垂直パリティ発生回路（２０）の発生
   するパリティを所定クロック数（ｙ）遅延させる第１の
   遅延手段（７０）と、 読み出し側の前記垂直パリティ発生回路（４０）の発生
   するパリティを所定クロック数（ｙ）遅延させる第２の
   遅延手段（８０）を設け、 入力したデータ（Ｄ１〜Ｄｎ）は、ポート（Ｐ１〜Ｐ
   ｎ）の、前記ライトカウンタ（３０）の発生するアドレ
   ス（ｘ）に書き込み、データ（Ｄ１〜Ｄｎ）から発生し
   たパリティは、前記第１の遅延手段（７０）により遅延
   させ、ポート（Ｐｐ）のアドレス（ｘ＋ｙ）に書き込
   み、読み出しは複数のポート（Ｐ１〜Ｐｎ）の前記リー
   ドカウンタ（６０）の発生するアドレス（ｘ）のデータ
   （Ｄ１〜Ｄｎ）を読み出し、該データ（Ｄ１〜Ｄｎ）よ
   りパリティを発生させ、該パリティは前記第２の遅延手
   段（８０）により遅延させ、ポート（Ｐｐ）のアドレス
   （ｘ＋ｙ）に書き込まれているパリティとを一致回路
   （５０）で比較することを特徴とするパリティチェック
   方法。
2. 【請求項２】 前記構成のパリティチェック回路におい
   て、書き込み側のパリティと読み出し側のパリティを比
   較する第２の一致回路（５１）を設け、前記垂直パリテ
   ィ発生回路（２０）により、データ（Ｄ１〜Ｄｎ）から
   発生した垂直パリティをポート（Ｐｐ）の前記ライトカ
   ウンタ（３０）の発生するアドレス（ｘ）および、前記
   第１の遅延手段（７０）で遅延させてアドレス（ｘ＋
   ｙ）に書き込み、複数のポート（Ｐ１〜Ｐｎ）のアドレ
   ス（ｘ）から読み出したデータ（Ｄ１〜Ｄｎ）から発生
   した垂直パリティをポート（Ｐｐ）のアドレス（ｘ）か
   ら読み出したパリティと前記第２の一致回路（５１）に
   より比較し、複数のポート（Ｐ１〜Ｐｎ）のアドレス
   （ｘ）から読み出したデータ（Ｄ１〜Ｄｎ）から発生し
   た垂直パリティを、ポート（Ｐｐ）のアドレス（ｘ＋
   ｙ）から読み出したパリティと前記一致回路（５０）に
   より比較することを特徴とする請求項１記載のパリティ
   チェック方法。
3. 【請求項３】 １項記載の構成のパリティチェック回路
   に、書き込み側に水平パリティ発生回路（Ｈ１〜Ｈｎ）
   と、セレクタ（Ｓ１〜Ｓｎ）と、フリップフロップ回路
   （Ｆ１）を設け、 読み出し側にフリップフロップ回路（Ｆ２）と、水平パ
   リティチェック回路（ｈ１〜ｈｎ）を設け、 書き込み側では、複数のポート（Ｐ１〜Ｐｎ）に入力さ
   れるデータ（Ｄ１〜Ｄｎ）から、前記垂直パリティ発生
   回路（２０）により発生した垂直パリティをポート（Ｐ
   ｐ）のアドレス（ｘ＋ｙ）に書き込み、複数のポート
   （Ｐ１〜Ｐｎ）に入力されるデータ（Ｄ１〜Ｄｎ）を所
   定のビット（ｍ）、前記水平パリティ発生回路（Ｈ１〜
   Ｈｎ）で演算して水平パリティを求め、アドレス（ｍ＋
   １）に書き込み、読み出し側では、複数のポート（Ｐ１
   〜Ｐｎ）のアドレス（ｘ）から読み出したデータ（Ｄ１
   〜Ｄｎ）から発生した垂直パリティをポート（Ｐｐ）の
   アドレス（ｘ＋ｙ）から読み出したパリティと比較する
   とともに、前記ポート（Ｐ１〜Ｐｎ）から出力されるデ
   ータ（Ｄ１〜Ｄｎ）を所定のビット（ｍ）、水平パリテ
   ィ発生回路（ｈ１〜ｈｎ）で演算した水平パリティと、
   書き込み側で前記ポート（Ｐ１〜Ｐｎ）のアドレス（ｍ
   ＋１）に書き込んだパリティとを比較することを特徴と
   するパリティチェック方法。