JPS6123436A - 送信装置 - Google Patents
送信装置Info
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- JPS6123436A JPS6123436A JP59142259A JP14225984A JPS6123436A JP S6123436 A JPS6123436 A JP S6123436A JP 59142259 A JP59142259 A JP 59142259A JP 14225984 A JP14225984 A JP 14225984A JP S6123436 A JPS6123436 A JP S6123436A
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［技術分野］
本発明は送信すべきデータに同期符号を付加して送出す
ると共に、受信データに対しては誤り訂正１行うように
したデータ送信または受信装置に関し、例えば、高速フ
ァクシミリの高速チャンネル用送受信部などに好適なも
のである。 ［従来技術］ 最近では衛星や光タープルを使用した広帯域通信回線の
研究が進められているが、冗長度□抑圧符号化を行う場
合、画像の高品質を維持するには誤り訂正を行う必要が
ある。誤り訂正を行う制御方式としては、誤りフレーム
を再送する方式があるが、例えば衛星通信では往復的０
．６秒の遅延があるため、誤りフレームを再送する時間
が画面伝送時間に対して無視できず、伝送効率が悪くな
るという欠点があった。 次に、第１図に本装置は、電話回線を用いてデータの送
受を行うことを想定したものである。 まず、送信すべきデータの処理についてその概略を説明
する。送信しようとするデジタルデータＴＩＩＡＴＡ２
は送信シンドロームレジスタＴＳＲに送られ、ゲ、−ト
信号Ｇ１に応答して所定ビットの誤り訂正符号が付加さ
れる。そのデータはマルチプレクサＭＰＸ４を介して第
１メモリＭ１または第２メモリＮ２のいずれかに送られ
、標準配列からインターリーブ配列に変換するための蓄
積がなされる。そして、マルチプレクサＭＰＸ５を介し
て所定の順序で読み出されたインターリーブ配列のデー
タは同期符号付加回路ＳＹＮに送られ、先頭に同期符号
が付加される。ここで、第１メモリＮ１および第２メモ
リＭ２への書き込み、あるいは、これらメモリからの
。 読み出しはそれぞれ独立して作動する第１アドレスカウ
ンタＡｃｔおよび第２アドレスカウンタＡＣ２によるア
ドレス指定の下に行われる。 一方、回線を介して伝送されてきたデータは、所定の処
理を受けた後に受信データＲＤＡＴＡＩとして同期符号
検出回路ＤＥＴに導入される０次いで、同期符号の検出
に応答してタイミング信号発生回路ＯＥＭが付勢され、
各種メモリのアドレス制御ならびに誤り訂正動作に必要
なタイミング制御が行われる。そして、送信時とは逆に
、インターリーブ配列から標準配列に戻すためにメモリ
Ｍｌ、 Ｍ２への格納およびこれらメモリからの読み出
しが行われる。 標準配列に戻されたデータ、は第３メモリＭ３および誤
り位置検出回路ＥＤＥＴに導入される。その結果として
得られたシンドロームに基づいて、該当するビットの反
転が排他的論理和回路ＥＸＯＨにより行われ、訂正後の
データＲＤＡＴＡ２が得られる。 上述した第３メモリのアドレスは、＄３アドレスカウン
タＡＣ３により指定される。また、シンドロームレジス
タ （図示せず）をクリアし、あるいは、結果として得
られたシンドロームをラッチするための制御信号はタイ
ミング信号発生回路ＯＥＭから与えられる。 このような装置にあっては、２個のインターリーブ用ア
ドレスカウンタ、誤り訂正用メモリのアドレスカウンタ
、タイミング信号発生回路等をそれぞれ独立のハードウ
ェアとして保持する必要があった。その結果、装置全体
の規模を大型化しなければならないという欠点がみられ
た。 更に、制御タイミングの変更その他社様の変更などが生
じた場合には、これら各回路を新たに設計しなおさなけ
ればならないなど、回路自体の融通性の悪さが問題とな
っていた。
ると共に、受信データに対しては誤り訂正１行うように
したデータ送信または受信装置に関し、例えば、高速フ
ァクシミリの高速チャンネル用送受信部などに好適なも
のである。 ［従来技術］ 最近では衛星や光タープルを使用した広帯域通信回線の
研究が進められているが、冗長度□抑圧符号化を行う場
合、画像の高品質を維持するには誤り訂正を行う必要が
ある。誤り訂正を行う制御方式としては、誤りフレーム
を再送する方式があるが、例えば衛星通信では往復的０
．６秒の遅延があるため、誤りフレームを再送する時間
が画面伝送時間に対して無視できず、伝送効率が悪くな
るという欠点があった。 次に、第１図に本装置は、電話回線を用いてデータの送
受を行うことを想定したものである。 まず、送信すべきデータの処理についてその概略を説明
する。送信しようとするデジタルデータＴＩＩＡＴＡ２
は送信シンドロームレジスタＴＳＲに送られ、ゲ、−ト
信号Ｇ１に応答して所定ビットの誤り訂正符号が付加さ
れる。そのデータはマルチプレクサＭＰＸ４を介して第
１メモリＭ１または第２メモリＮ２のいずれかに送られ
、標準配列からインターリーブ配列に変換するための蓄
積がなされる。そして、マルチプレクサＭＰＸ５を介し
て所定の順序で読み出されたインターリーブ配列のデー
タは同期符号付加回路ＳＹＮに送られ、先頭に同期符号
が付加される。ここで、第１メモリＮ１および第２メモ
リＭ２への書き込み、あるいは、これらメモリからの
。 読み出しはそれぞれ独立して作動する第１アドレスカウ
ンタＡｃｔおよび第２アドレスカウンタＡＣ２によるア
ドレス指定の下に行われる。 一方、回線を介して伝送されてきたデータは、所定の処
理を受けた後に受信データＲＤＡＴＡＩとして同期符号
検出回路ＤＥＴに導入される０次いで、同期符号の検出
に応答してタイミング信号発生回路ＯＥＭが付勢され、
各種メモリのアドレス制御ならびに誤り訂正動作に必要
なタイミング制御が行われる。そして、送信時とは逆に
、インターリーブ配列から標準配列に戻すためにメモリ
Ｍｌ、 Ｍ２への格納およびこれらメモリからの読み出
しが行われる。 標準配列に戻されたデータ、は第３メモリＭ３および誤
り位置検出回路ＥＤＥＴに導入される。その結果として
得られたシンドロームに基づいて、該当するビットの反
転が排他的論理和回路ＥＸＯＨにより行われ、訂正後の
データＲＤＡＴＡ２が得られる。 上述した第３メモリのアドレスは、＄３アドレスカウン
タＡＣ３により指定される。また、シンドロームレジス
タ （図示せず）をクリアし、あるいは、結果として得
られたシンドロームをラッチするための制御信号はタイ
ミング信号発生回路ＯＥＭから与えられる。 このような装置にあっては、２個のインターリーブ用ア
ドレスカウンタ、誤り訂正用メモリのアドレスカウンタ
、タイミング信号発生回路等をそれぞれ独立のハードウ
ェアとして保持する必要があった。その結果、装置全体
の規模を大型化しなければならないという欠点がみられ
た。 更に、制御タイミングの変更その他社様の変更などが生
じた場合には、これら各回路を新たに設計しなおさなけ
ればならないなど、回路自体の融通性の悪さが問題とな
っていた。
【目的Ｊ
本発明の目的は、上述の点に鑑み、回路の構成を簡略化
して装置全体の規模を縮小すると共に、装置９回線等の
仕様変更などにも十分に対処し得るようにしたデータ送
受信装置を提供することにある。 かかる目的を達成するために、送信データに同期符号を
付加して送出すると共に、受信データに対する誤り訂正
機能を備えたデータ送受信装置において、前記同期符号
ならびに前記同期符号を付加するための指令を読み出し
専用メモリに格納する。 以下、図面を参照して本発明の詳細な説明する。 【実施例】 第２図は、本発明を適用した高速ファクシミリの送受信
部を示すブロック図である。ここで。 ＴＤＡＴＡ２は送信すべき １２０ビツト長のデータ、
２は７ビツトの誤り訂正符号（ハミング符号）を付加す
るための送信シンドロームレジスタ、４はマルチプレク
サ、Ｍｌおよび１４２はそれぞれ１２７Ｘ１１１ビツト
のメモリである。また、１０はマルチプレクサ、１２は
インターリーブ配列されたデータに３２ビツトの同期符
号を付加する同期符号付加回路である。 １４は回線側から送られてくる受信データＲＤＡＴＡＩ
を逐次取り込むための３２ビツトシフトレジスタ、１８
はシフトレジスタ１４の内容を監視して同期符号（フラ
グ）を検出するフラグ検出器、１８はフラグ検出に応答
してブロック同期カウンタ２・０を初期化する同期回路
、ＲＯＭＩ〜ＲＯＭ３はブロック同期カウンタの計数出
力値ならびにマイクロプロセッサ（図示せず）から送出
される送受切換信号Ｔ／Ｒをアドレスとして入力する読
み出し専用メモリである。 Ｉ３はディンターリーブ配列されたデータを蓄積する１
２７ ビットのメモリ、２２はメモリＭ３と同じデータ
を導入してシンドロームを決定するための受信シンドロ
ームレジスタ、２４は決定されたシンドロームを一時的
に保持しておくラッチ回路、ＲＯＭ４はラッチ回路２４
の出力をアドレスとして誤りビット位置（メモリＭ３の
アドレス）を出力する読み出し専用メモリである。２８
１ｉメモリＮ３と同一のビット位置（アドレス）情報を
導入し、ＲＯＭ４の出力と一致した場合には、当該ビッ
ト位置の内容を反転させるための排他的論理和ゲート２
Ｂに論理ｒｌＪ信号を送出する比較器である。 次に、本実施例の動作を説明する。 まず、送信時には、ＲＯ旧〜ＲＯＭ３から送出されるゲ
ート信号ＧＡＴＥＩに応答して送信すべきデータ（１２
０ビツト）丁ＤＡＴＡ２のクロックが停止され、７ビツ
トの誤り訂正符号が付加される。これにより、受信側で
は１２０ビツトのデータ中１ビットのデータ誤りを訂正
することが可能となる。 １２７ビツトのデータはマルチプレクサ４を介しメモリ
旧またはＩ２のいずれかにストアされる。これらメモリ
は標準のデータ配列からインターリブ配列に変換するた
めのメモリであり、第３図に示すように、メモリの縦（
Ｘ）方向に１２７ビツト単位で順次記憶されていく、そ
して、読み出し時には、横（Ｙ）方向に１６ビツト単位
で順次読み出される。このことにより、標準配列からイ
ンターリーブ配列への変換が行われる。これとは逆に受
信側では、受信データは横（Ｙ）方向に書き込まれ、読
み出し時には縦（Ｘ）方向に読み出されて、再び、標準
配列のデータが得られる。 このようにインターリブ配列とすることによって、回線
伝送時に生じる１６ビツト以下のバースト誤りを訂正す
ることが可能となる。かかる理論は周知のことであるの
で詳細な説明は省略する。 上述のメモリ旧、 Ｎ２は、ＲＯ旧〜ＲＯＮ３から送出
さ １れるＭｌ／１２切換信号切換口て２０３
２（１８Ｘ１２？）ビット毎に切換えられる。かくして
、一方のメモリＭ１または）Ｉ２に書き込みが行われて
いる間、他方のメモリからはマルチプレクサ１０を介し
て同期符号付加回路１２へのデータ送出が行われる。な
お、上述のマルチプレクサ４および１０は送受切換信号
丁／Ｈによっても、その接続順序を変更するよう予め構
成されている。 マルチプレクサ１０を介して読み、出された送信データ
は、第４図に示す如く、４０８４ビツトごとに３２ビツ
トの同期符号が付加されて回線側に送出される。ここで
、同期符号付加回路１２に導入される同期符号およびゲ
ート信号ＧＡＴＥ３は、ＲＯ旧〜ＲＯＭ３から送出され
る信号である。 次に、回線側からデータを受信した場合の誤り訂正動作
について説明する。 受信データＲＤＡＴＡＩはシフトレジスタ（３２ビツト
）１４に逐次導入されると、フラグ検出器１８によって
、そのＩＢビットがフラグ（同期符号）と一致している
か否かのチェックを受ける。そして、同期符号（３２ビ
ツト）が検出されると、４０８Ｂ進カウンタであるブロ
ック同期カウンタ２０は同期回路！８によって初期化（
リセット）される、しかし、データ中の３２ビツトが偶
然同期符号と一致する場合もあり得る。そこで、次にブ
ロック同期カウンタ２０からキャリーが発せられるタイ
ミングと、次の同期符号の検出タイミングが一致してい
るか否かがチェックされる。 かかるタイミングの一致が数回生じた場合には同期がと
れたものと判定され、ブロック同期カウンタ２０の計数
値０〜４０８５を基準として、受信データの処理タイミ
ングが全て制御されることになる。従って、２０３２（
１８Ｘ１２？）ビットごとにメモリ旧、 Ｉ２を切換え
ると共Ｋ、１８番地飛びごとのアドレスを発生するため
のハードウェアは不要となる。 シフトレジスタ！４を通過した受信データは同期符号（
３２ビツト）を除去され、マルチプレクサ４を介してメ
モリ旧、）Ｉ２のいずれか一方に記憶される。すなわち
、受信データはインターリブ配列となっているので、メ
モリＭｊ、 Ｉ２からの読み出し順序を変更することに
より、標準配列への復帰がなされる。 このように、送信時とは逆の動作により１２７ビツト単
位のデータが読み出されると、マルチプレクサ１０を介
してメモリＭ３および受信シンドロームレジスタ２２に
導入される。 １２７ビツトのデータ全てがメモリＭ３に格納された時
点においてシンドロームが確定されるので、ラッチ回路
２４はシンドロームラッチ信号（ＲＯ旧〜ＲＯＭ３から
送出される）に応答して当該シンドロームを保持する。 ラッチされた上記シンドロームをアドレスとするＲＯＭ
４からは、メモリＭ３中の誤りビットアドレスを出力す
る。そして、次の１２７ビツトデータがメモリＭ３に導
入されると同時に、メモリＭ３からは直前のデータが読
み出される。このとき、メモリＭ３のアドレス指定信号
は比較器２８にも同時に供給されているので、誤りの生
′じているビットアドレスからデータが読み出されると
同時に、比較器２８から論理レベルｒｌＪの信号が送出
される。その結果、誤りの生じているビットの内容が反
転され、訂正が行われる。 誤りがない場合、すなわちシンドロームが零の場合には
、使用されていないアドレス （零番地）がＲＯＭ４か
ら出力されるので、比較器４から反転用出力が送出され
ることはない。 ここで、上述したＲＯＭ １〜ＲＯＭ３の果たす機能に
ついて列挙する。 ■ ＸアドレスおよびＹアドレスを送出する。ここで、
Ｘアドレスが１．２．３・・・２０３２と逐次変化して
いる間、Ｙアドレスは１．１７．３３・・・２０３２と
１６飛びに変化する。 ■ ２０３２ビット単位でメモリＭｌ、 Ｍ２の切換信
号をマルチプレクサ４．ｌＯに送出する。 ■ ブロック同期信号（３２ビツト）の付加ならびに削
除を制御する。すなわち、同期信号自体の発生ならびに
ＧＡＴＥ３信号の送出を行う。 ■ 誤り訂正用メモリＭ３に供給するＸアドレス（１〜
！２７まで連続的に変化する）を送出する。 ■ 受信シンドロームレジスタ２２に関する制御信号を
送出する。すなわち、ＧＡＴＥ２信号により受信シンド
ロームレジスタをクリアし、シンドロームラッチ信号に
よりシンドロームをラッチする。 ■ 送信シンドロームレジスタ２にＧＡＴＥＩ信号を供
給し、７ビツトの誤り訂正符号を付加するタイミングを
制御している。 ■ 送信時の制御タイミングと受信時の制御タイミング
と切換えるためには、送受切換信号Ｔ／Ｒのレベルを変
更するだけでよい。 第５図（Ａ）は、従来技術を用いて第２図示の同期符号
付加回路１２を構成した一例である。また、第５図（Ｂ
）は第５図（Ａ）の動作を説明するタイミング図である
。すなわち、本例では同期符号パターン発生器３０を別
個に設け、シフトレジスタ３２にパラレルロードを行い
、所定のタイミングで同期信号を付加するものである。 この場合には、同期符号の長さ分だけ前段のクロックに
ゲートをかけ、もってデータを阻止するための制御も別
個のハードウェアにより行うことになる。 これに対し、本発明によれば第６図（Ａ）に示すように
、同期符号ゲート信号ならびに同期符号そのものもＲＯ
Ｍに記憶させておき、第６図（Ｂ）に示すタイミングで
同期符号を付加することができる。
して装置全体の規模を縮小すると共に、装置９回線等の
仕様変更などにも十分に対処し得るようにしたデータ送
受信装置を提供することにある。 かかる目的を達成するために、送信データに同期符号を
付加して送出すると共に、受信データに対する誤り訂正
機能を備えたデータ送受信装置において、前記同期符号
ならびに前記同期符号を付加するための指令を読み出し
専用メモリに格納する。 以下、図面を参照して本発明の詳細な説明する。 【実施例】 第２図は、本発明を適用した高速ファクシミリの送受信
部を示すブロック図である。ここで。 ＴＤＡＴＡ２は送信すべき １２０ビツト長のデータ、
２は７ビツトの誤り訂正符号（ハミング符号）を付加す
るための送信シンドロームレジスタ、４はマルチプレク
サ、Ｍｌおよび１４２はそれぞれ１２７Ｘ１１１ビツト
のメモリである。また、１０はマルチプレクサ、１２は
インターリーブ配列されたデータに３２ビツトの同期符
号を付加する同期符号付加回路である。 １４は回線側から送られてくる受信データＲＤＡＴＡＩ
を逐次取り込むための３２ビツトシフトレジスタ、１８
はシフトレジスタ１４の内容を監視して同期符号（フラ
グ）を検出するフラグ検出器、１８はフラグ検出に応答
してブロック同期カウンタ２・０を初期化する同期回路
、ＲＯＭＩ〜ＲＯＭ３はブロック同期カウンタの計数出
力値ならびにマイクロプロセッサ（図示せず）から送出
される送受切換信号Ｔ／Ｒをアドレスとして入力する読
み出し専用メモリである。 Ｉ３はディンターリーブ配列されたデータを蓄積する１
２７ ビットのメモリ、２２はメモリＭ３と同じデータ
を導入してシンドロームを決定するための受信シンドロ
ームレジスタ、２４は決定されたシンドロームを一時的
に保持しておくラッチ回路、ＲＯＭ４はラッチ回路２４
の出力をアドレスとして誤りビット位置（メモリＭ３の
アドレス）を出力する読み出し専用メモリである。２８
１ｉメモリＮ３と同一のビット位置（アドレス）情報を
導入し、ＲＯＭ４の出力と一致した場合には、当該ビッ
ト位置の内容を反転させるための排他的論理和ゲート２
Ｂに論理ｒｌＪ信号を送出する比較器である。 次に、本実施例の動作を説明する。 まず、送信時には、ＲＯ旧〜ＲＯＭ３から送出されるゲ
ート信号ＧＡＴＥＩに応答して送信すべきデータ（１２
０ビツト）丁ＤＡＴＡ２のクロックが停止され、７ビツ
トの誤り訂正符号が付加される。これにより、受信側で
は１２０ビツトのデータ中１ビットのデータ誤りを訂正
することが可能となる。 １２７ビツトのデータはマルチプレクサ４を介しメモリ
旧またはＩ２のいずれかにストアされる。これらメモリ
は標準のデータ配列からインターリブ配列に変換するた
めのメモリであり、第３図に示すように、メモリの縦（
Ｘ）方向に１２７ビツト単位で順次記憶されていく、そ
して、読み出し時には、横（Ｙ）方向に１６ビツト単位
で順次読み出される。このことにより、標準配列からイ
ンターリーブ配列への変換が行われる。これとは逆に受
信側では、受信データは横（Ｙ）方向に書き込まれ、読
み出し時には縦（Ｘ）方向に読み出されて、再び、標準
配列のデータが得られる。 このようにインターリブ配列とすることによって、回線
伝送時に生じる１６ビツト以下のバースト誤りを訂正す
ることが可能となる。かかる理論は周知のことであるの
で詳細な説明は省略する。 上述のメモリ旧、 Ｎ２は、ＲＯ旧〜ＲＯＮ３から送出
さ １れるＭｌ／１２切換信号切換口て２０３
２（１８Ｘ１２？）ビット毎に切換えられる。かくして
、一方のメモリＭ１または）Ｉ２に書き込みが行われて
いる間、他方のメモリからはマルチプレクサ１０を介し
て同期符号付加回路１２へのデータ送出が行われる。な
お、上述のマルチプレクサ４および１０は送受切換信号
丁／Ｈによっても、その接続順序を変更するよう予め構
成されている。 マルチプレクサ１０を介して読み、出された送信データ
は、第４図に示す如く、４０８４ビツトごとに３２ビツ
トの同期符号が付加されて回線側に送出される。ここで
、同期符号付加回路１２に導入される同期符号およびゲ
ート信号ＧＡＴＥ３は、ＲＯ旧〜ＲＯＭ３から送出され
る信号である。 次に、回線側からデータを受信した場合の誤り訂正動作
について説明する。 受信データＲＤＡＴＡＩはシフトレジスタ（３２ビツト
）１４に逐次導入されると、フラグ検出器１８によって
、そのＩＢビットがフラグ（同期符号）と一致している
か否かのチェックを受ける。そして、同期符号（３２ビ
ツト）が検出されると、４０８Ｂ進カウンタであるブロ
ック同期カウンタ２０は同期回路！８によって初期化（
リセット）される、しかし、データ中の３２ビツトが偶
然同期符号と一致する場合もあり得る。そこで、次にブ
ロック同期カウンタ２０からキャリーが発せられるタイ
ミングと、次の同期符号の検出タイミングが一致してい
るか否かがチェックされる。 かかるタイミングの一致が数回生じた場合には同期がと
れたものと判定され、ブロック同期カウンタ２０の計数
値０〜４０８５を基準として、受信データの処理タイミ
ングが全て制御されることになる。従って、２０３２（
１８Ｘ１２？）ビットごとにメモリ旧、 Ｉ２を切換え
ると共Ｋ、１８番地飛びごとのアドレスを発生するため
のハードウェアは不要となる。 シフトレジスタ！４を通過した受信データは同期符号（
３２ビツト）を除去され、マルチプレクサ４を介してメ
モリ旧、）Ｉ２のいずれか一方に記憶される。すなわち
、受信データはインターリブ配列となっているので、メ
モリＭｊ、 Ｉ２からの読み出し順序を変更することに
より、標準配列への復帰がなされる。 このように、送信時とは逆の動作により１２７ビツト単
位のデータが読み出されると、マルチプレクサ１０を介
してメモリＭ３および受信シンドロームレジスタ２２に
導入される。 １２７ビツトのデータ全てがメモリＭ３に格納された時
点においてシンドロームが確定されるので、ラッチ回路
２４はシンドロームラッチ信号（ＲＯ旧〜ＲＯＭ３から
送出される）に応答して当該シンドロームを保持する。 ラッチされた上記シンドロームをアドレスとするＲＯＭ
４からは、メモリＭ３中の誤りビットアドレスを出力す
る。そして、次の１２７ビツトデータがメモリＭ３に導
入されると同時に、メモリＭ３からは直前のデータが読
み出される。このとき、メモリＭ３のアドレス指定信号
は比較器２８にも同時に供給されているので、誤りの生
′じているビットアドレスからデータが読み出されると
同時に、比較器２８から論理レベルｒｌＪの信号が送出
される。その結果、誤りの生じているビットの内容が反
転され、訂正が行われる。 誤りがない場合、すなわちシンドロームが零の場合には
、使用されていないアドレス （零番地）がＲＯＭ４か
ら出力されるので、比較器４から反転用出力が送出され
ることはない。 ここで、上述したＲＯＭ １〜ＲＯＭ３の果たす機能に
ついて列挙する。 ■ ＸアドレスおよびＹアドレスを送出する。ここで、
Ｘアドレスが１．２．３・・・２０３２と逐次変化して
いる間、Ｙアドレスは１．１７．３３・・・２０３２と
１６飛びに変化する。 ■ ２０３２ビット単位でメモリＭｌ、 Ｍ２の切換信
号をマルチプレクサ４．ｌＯに送出する。 ■ ブロック同期信号（３２ビツト）の付加ならびに削
除を制御する。すなわち、同期信号自体の発生ならびに
ＧＡＴＥ３信号の送出を行う。 ■ 誤り訂正用メモリＭ３に供給するＸアドレス（１〜
！２７まで連続的に変化する）を送出する。 ■ 受信シンドロームレジスタ２２に関する制御信号を
送出する。すなわち、ＧＡＴＥ２信号により受信シンド
ロームレジスタをクリアし、シンドロームラッチ信号に
よりシンドロームをラッチする。 ■ 送信シンドロームレジスタ２にＧＡＴＥＩ信号を供
給し、７ビツトの誤り訂正符号を付加するタイミングを
制御している。 ■ 送信時の制御タイミングと受信時の制御タイミング
と切換えるためには、送受切換信号Ｔ／Ｒのレベルを変
更するだけでよい。 第５図（Ａ）は、従来技術を用いて第２図示の同期符号
付加回路１２を構成した一例である。また、第５図（Ｂ
）は第５図（Ａ）の動作を説明するタイミング図である
。すなわち、本例では同期符号パターン発生器３０を別
個に設け、シフトレジスタ３２にパラレルロードを行い
、所定のタイミングで同期信号を付加するものである。 この場合には、同期符号の長さ分だけ前段のクロックに
ゲートをかけ、もってデータを阻止するための制御も別
個のハードウェアにより行うことになる。 これに対し、本発明によれば第６図（Ａ）に示すように
、同期符号ゲート信号ならびに同期符号そのものもＲＯ
Ｍに記憶させておき、第６図（Ｂ）に示すタイミングで
同期符号を付加することができる。
以上説明したとおり、本発明によれば、全てのタイミン
グ制御をＲＯＭにより行うことができるので、複雑なタ
イミング発生回路を多数必要としなくなり、もって回路
構成を大幅に削減することが可能となる。 また、複雑なタイミング制御をＲＯＭにより行っている
のでＲＯＭの内容を変更することのみによって各種仕様
の変更にも容易に適応することができる。 殊に、同期符号のパターン変更およびその長さ変更に対
しでも、ＲＯＭを交換することにより、柔軟に対応する
ことができる。
グ制御をＲＯＭにより行うことができるので、複雑なタ
イミング発生回路を多数必要としなくなり、もって回路
構成を大幅に削減することが可能となる。 また、複雑なタイミング制御をＲＯＭにより行っている
のでＲＯＭの内容を変更することのみによって各種仕様
の変更にも容易に適応することができる。 殊に、同期符号のパターン変更およびその長さ変更に対
しでも、ＲＯＭを交換することにより、柔軟に対応する
ことができる。
第１図は従来技術を説明するブロック図、第２図は本発
明の一実施例を示すブロック図、第３図はインターリー
ブの概念を説明する図。 第４図（Ａ）〜（Ｃ）は本実施例におけるデータフォー
マットを示す図、 第５図（Ａ）は従来技術を用いて第２図示の同期符号付
加回路を構成した一例を示すブロック図、 第５図（Ｂ）は第５図（Ａ）の動作を説明する波形図、 第６図（Ａ）は本発明を適用して構成した同期符号付加
回路のブロック図、 第６図（Ｂ）は第６図（Ａ）の動作を説明する波形図で
ある。 ２・・・送信シンドロームレジスタ。 ４．１０・・・マルチプレクサ、 Ｍｌ、Ｍ２Ｊ３．・・・メモリ、 ＲＯ旧、ＲＯＭ２．ＲＯＭ３．ＲＯＭ４・・・読み出し
専用メモリ、１２・・・同期信号付加回路、 １４・・・シフトレジスタ、 １６・・・フラグ検出器、 １８・・・同期回路、 ２０・・・ブロック同期カウンタ、 ２２・・・受信シンドロームレジスタ、２４・・・ラッ
チ回路、 ２６・・・比較器、 ２８・・・排他的論理和回路。 □） 第３図 送信データ戯η （Ａ） （Ｂ） ｒ１１符号ゲート ＠期待子ＬＯＡＤ 第６図 （Ａ） （Ｂ） ＠１１ｔＦ！符号ケ′−ト
明の一実施例を示すブロック図、第３図はインターリー
ブの概念を説明する図。 第４図（Ａ）〜（Ｃ）は本実施例におけるデータフォー
マットを示す図、 第５図（Ａ）は従来技術を用いて第２図示の同期符号付
加回路を構成した一例を示すブロック図、 第５図（Ｂ）は第５図（Ａ）の動作を説明する波形図、 第６図（Ａ）は本発明を適用して構成した同期符号付加
回路のブロック図、 第６図（Ｂ）は第６図（Ａ）の動作を説明する波形図で
ある。 ２・・・送信シンドロームレジスタ。 ４．１０・・・マルチプレクサ、 Ｍｌ、Ｍ２Ｊ３．・・・メモリ、 ＲＯ旧、ＲＯＭ２．ＲＯＭ３．ＲＯＭ４・・・読み出し
専用メモリ、１２・・・同期信号付加回路、 １４・・・シフトレジスタ、 １６・・・フラグ検出器、 １８・・・同期回路、 ２０・・・ブロック同期カウンタ、 ２２・・・受信シンドロームレジスタ、２４・・・ラッ
チ回路、 ２６・・・比較器、 ２８・・・排他的論理和回路。 □） 第３図 送信データ戯η （Ａ） （Ｂ） ｒ１１符号ゲート ＠期待子ＬＯＡＤ 第６図 （Ａ） （Ｂ） ＠１１ｔＦ！符号ケ′−ト
Claims (1)
- 【特許請求の範囲】 １）送信データに付加する同期符号ならびに前記同期符
号を付加するための指令を読み出し専用メモリに格納し
たことを特徴とするデータ送信または受信装置。 ２）前記受信データに付加されている同期符号の検出に
応答して同期カウンタを駆動し、該同期カウンタの計数
出力値を前記読み出し専用メモリのアドレスとして入力
し、誤り訂正動作を行うようにしたことを特徴とする特
許請求の範囲第１項記載のデータ送信または受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59142259A JPH0642667B2 (ja) | 1984-07-11 | 1984-07-11 | 送信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59142259A JPH0642667B2 (ja) | 1984-07-11 | 1984-07-11 | 送信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6123436A true JPS6123436A (ja) | 1986-01-31 |
| JPH0642667B2 JPH0642667B2 (ja) | 1994-06-01 |
Family
ID=15311166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59142259A Expired - Lifetime JPH0642667B2 (ja) | 1984-07-11 | 1984-07-11 | 送信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0642667B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS641334A (en) * | 1987-06-24 | 1989-01-05 | Matsushita Electric Ind Co Ltd | Error corrector |
| JPH01259642A (ja) * | 1988-04-08 | 1989-10-17 | Matsushita Electric Ind Co Ltd | データ伝送装置 |
| US5811364A (en) * | 1994-08-23 | 1998-09-22 | Nissan Motor Co., Ltd. | Catalyst system for the purification of exhaust gas |
| JP2007165971A (ja) * | 2005-12-09 | 2007-06-28 | Sony Corp | シリアル受信回路、シリアルデータ送受信回路並びに半導体記憶装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5634264A (en) * | 1979-08-28 | 1981-04-06 | Fujitsu Ltd | Code detecting circuit |
| JPS56140737A (en) * | 1980-04-01 | 1981-11-04 | Hitachi Ltd | Synchronous communication controller |
| JPS5744352A (en) * | 1980-08-29 | 1982-03-12 | Sony Corp | Data synchronizing signal generator |
| JPS57162852A (en) * | 1981-03-31 | 1982-10-06 | Fujitsu Ltd | Frame synchronizer |
-
1984
- 1984-07-11 JP JP59142259A patent/JPH0642667B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5634264A (en) * | 1979-08-28 | 1981-04-06 | Fujitsu Ltd | Code detecting circuit |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH01259642A (ja) * | 1988-04-08 | 1989-10-17 | Matsushita Electric Ind Co Ltd | データ伝送装置 |
| US5811364A (en) * | 1994-08-23 | 1998-09-22 | Nissan Motor Co., Ltd. | Catalyst system for the purification of exhaust gas |
| JP2007165971A (ja) * | 2005-12-09 | 2007-06-28 | Sony Corp | シリアル受信回路、シリアルデータ送受信回路並びに半導体記憶装置 |
| JP4736770B2 (ja) * | 2005-12-09 | 2011-07-27 | ソニー株式会社 | シリアル受信回路、シリアルデータ送受信回路並びに半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0642667B2 (ja) | 1994-06-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |