JPS6123433A

JPS6123433A - デ−タ送信または受信装置

Info

Publication number: JPS6123433A
Application number: JP14225684A
Authority: JP
Inventors: Asao Watanabe; 渡辺　朝雄; Shigehisa Kitani; 木谷　茂寿
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1984-07-11
Filing date: 1984-07-11
Publication date: 1986-01-31

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［技術分野］本発明は、送信と受信を時分割で行う半２重方式にて作
動する符号化回路および復号化回路を備えたデータ送信
または受信装置に関し、例えば、高速ファクシミリの高
速チャネル用送受信部などに好適なものである。

［従来技術ｌ最近では衛星や光ケーブルを使用した広帯域通信回線の
研究が進められているが、冗長度抑圧符号化を行う場合
、画像の高品質を維持するには誤り訂正を行う必要があ
る。誤り訂正を行う制御方式としては、誤りフレームを
再送する方式があるが、例えば衛星通信では往復的０．
６秒の遅延があるため、誤りフレームを再送する時間が
画面伝送時間に対して無視できず、伝送効率が悪くなる
という欠点があった。

次に、第１図にデータ送受信装置の一例を示す。

本装置は、電話回線を用いてデータの送受を行うことを
想定したものである。

まず、送信すべきデータの処理についてその概略を説明
する。送信しようとするデジタルデータＴＤＡＴＡ２は
送信シンドロームレジスタＴＳＲに送られ、ゲート信号
Ｇ１に応答して所定ビットの誤り訂正符号が付加される
。そのｆ−夕はマルチプレクサＭＰＸ４を介して第１メ
モリＭ！または第２メモリＭ２のいずれかに送られ、標
準配列からインターリーブ配列に変換するための蓄積が
なされる。そして、マルチプレクサＭＰＸ５を介して所
定の順序で読み出されたインターリーブ配列のデータは
同期符号付加回路ＳＹＮに送られ、先頭に同期符号が付
加される。ここで、第１メモリＭ１および第２メモリＭ
２への書き込み、あるいは、これらメモリからの読み出
しはそれぞれ独立して作動する第１アドレスカウンタＡ
ＣＩおよび第２アドレスカウンタＡＣ２によるアドレス
指定の下に行われる。

一方、回線を介して伝送されてきたデータは、所定の処
理を受けた後に受信データＲＤＡＴＡＩとして同期符号
検出回路［ＩＥＴに導入される。次いで、同期符号の検
出に応答してタイミング信号発生回路ＧＥＮが付勢され
、各種メモリのアドレス制御ならびに誤り訂正動作に必
要なタイミング制御が行われる。そして、送信時とは逆
にインターリーブ配列から標準配列に戻すために、メモ
リＭｌ、　Ｍ２への格納およびこれらメモリからの読み
出しが行われる。

標準配列に戻されたデータは第３メモリＭ３および誤り
位置検出回路ＥＤＥＴに導入される。その結果として得
られたシンドロームに基づいて、該当するビットの反転
が排他的論理和回路ＥＸＯＲにより行われ、訂正後のデ
ータＲＤＡＴＡ２が得られる。

上述した第３メモリのアドレスは、第３アドレスカウン
タＡＣ３により指定される。また、シンドロームレジス
タ　（図示せず）をクリアし、あるいは、結果として得
られたシンドロームをラッチするための制御信号はタイ
ミング信号発生回路ＧＥＮから与えられる。

このような装置にあっては、２個のインターリーブ用ア
ドレスカウンタ、誤り訂正用メモリのアドレスカウンタ
、タイミング信号発生回路等をそれぞれ独立のハードウ
ェアとして保持する必要があった。その結果、装置全体
の規模を大型化しなければならないという欠点がみられ
た。

また、制御タイミングの変更その他社様の変更などが生
じた場合には、これら各回路を新たに設計しなおさなけ
ればならないなど、回路自体の融通性の悪さが問題とな
っていた。

更に、符号化回路および復号化回路を同一のＲＯＭによ
り制御するという方式は従来から採られていなかった。

［目的１本発明の第１の目的は、上述の点に鑑み、回路の構成を
簡略化して装置全体の規模を縮小すると共に、装置１回
線等の仕様変更などにも十分に対処し得るようにしたデ
ータ送受信装置を提供することにある。

また１本発明の第２の目的は、送受信系統の制御をでき
るだけ共通化して行い、回路部品数の減少を図ったデー
タ送受信装置を提供することにある。

かかる目的を達成するために、本発明では符号化手段お
よび復号化手段を備えたデータ送受信装置において、符
号化手段および復号化手段を半２重方式により作動させ
る際に、読み出し専用メモリからの出力信号により符号
化および復号化のタイミング制御を行うように構成する
。

以下、図面を参照して本発明の詳細な説明する。

［実施例Ｊ第２図は、本発明を適用した高速ファクシミリの送受信
部を示すブロック図である。ここで、ＴＤＡＴＡ２は送
信すべき　１２０ビツト長のデータ、２は７ビツトの誤
り訂正符号（ハミング符号）を付加するための送信シン
ドロームレジスタ、４はマルチプレクサ、旧およびＭ２
はそれぞれ１２？Ｘ　１［１ビツトのメモリである。ま
た、　１０はマルチプレクサ、１２はインターリーブ配
列されたデータに３２ビツトの同期符号を付加する同期
符号付加回路である。

１４は回線側から送られてくる受信データＲＤＡＴＡＩ
を逐次取り込むための３２ビツトシフトレジスタ、１６
はシフトレジスタ１４の内容を監視して同期符号（フラ
グ）を検出するフラグ検出器、１８はフラグ検出に応答
してブロック同期カウンタ２０を初期化する同期回路、
ＲＯＭＩ〜ＲＯＭ３はブロック同期カウンタの計数出力
値ならびにマイクロプロセッサ（図示せず）から送出さ
れる送受切換信号Ｔ／Ｒをアドレスとして入力する読み
出し専用メモリである。

Ｍ３はディンターリーブ配列されたデータを蓄積する１
２７　ビットのメモリ、２２はメモリＭ３と同じデータ
を導入してシンドロームを決定するための受信シンドロ
ームレジスタ、２４は決定されたシンドロームを一時的
に保持しておくラッチ回路、ＲＯＭ４はラッチ回路２４
の出力をアドレスとして誤りビット位置（メモリＭ３の
アドレス）を出力する読み出し専用メモリである。２８
はメモリＭ３と同一のビット位置（アドレス）情朝な導
入し、ＲＯＭ４の出力と一致した場合には、当該ビット
位置の内容を反転させるための排他的論理和ゲート２８
に論理「１」信号を送出する比較器である。

次に、本実施例の動作を説明する。

まず、送信時には、ＲＯＭＩ〜ＲＯＭ３から送出される
ゲート信号ＧＡＴＥＩに応答して送信すべきデータ（１
２０ビツト）ＴＤＡＴＡ２のクロックが停止され、７ビ
ツトの誤り訂正符号が付加される。これにより、受信側
では１２０ビツトのデータ中１ビットのデータ誤りを訂
正することが可能となる。

１２７ビツトのデータはマルチプレクサ４を介しメモリ
旧またはＭ２のいずれかにストアされる。これらメモリ
は標準のデータ配列からインターリブ配列に変換するた
めのメモリであり、第３図に示すように、メモリの縦（
Ｘ）方向に１２７　ビット単位で順次記憶されていく。

そして、読み出し時には、横（Ｙ）方向に１６ビツト単
位で順次読み出され　　　　　（６゜。。。２，３よ１
、□ヶ２，７．５４．ヶー１．−　　　□ブ配列への変
換が行われる。これとは逆に受信側では、受信データは
！　（Ｙ）方向に書き込まれ、読み出し時には縦（に）
方向に読み出されて、再び標準配列のデータが得られる
。

このようにインターリブ配列とすることによって、回線
伝送時に生じる１６ビツト以下のバースト誤りを訂正す
ることが可能となる。かかる理論は周知のことであるの
で詳細な説明は省略する。

上述のメモリ旧、　Ｍ２は、ＲＯ旧〜ＲＯＭ３から送出
される旧／Ｍ２切換信号に応じて２０３２（１６ＸＩ２
７）ビット毎に切換えられる。かくして、一方のメモリ
Ｍ１またはＭ２に書き込みが行われている間、他方のメ
モリからはマルチプレクサ１０を介して同期符号付加回
路１２へのデータ送出が行われる。なお、上述のマルチ
プレクサ４およびｌＯは送受切換信号Ｔ／Ｒによっても
、その接続順序を変更するよう予め構成されている。

マルチプレクサ１０を介して読み出された送信データは
、第４図に示す如く、４０８４ビツトごとに３２ビツト
の同期符号が付加されて回線側に送出される。ここで、
同期符号付加回路１２に導入される同期符号およびゲー
ト信号ＧＡＴＥ３は、　ＲＯＭｌ−ＲＯＭ３から送出さ
れる信号である。

次に、回線側からデータを受信した場合の誤り訂正動作
について説明する。

受信データＲＩＩＡＴＡＩはシフトレジスタ（３２ビツ
ト）１４に逐次導入されると、フラグ検出器１８によっ
て、その１６ビツトがフラグ（同期符号）と一致してい
るか否かのチェックを受ける。そして、同期符号（３２
ピッ日が検出されると、４０９θ進カウンタであるブロ
ック同期カウンタ２ｏは同期回路１８によって初期化（
リセット）される。しかし、データ中の３２ビツトが偶
然同期符号と一致する場合もあり得る。そこで、次にブ
ロック同期カウンタ２０からキャリーが発せられるタイ
ミングと、次の同期符号の検出タイミングが一致してい
るか否かがチェックされる。

かかるタイミングの一致が数回生じた場合には同期がと
れたものと判定され、ブロック同期カウンタ２０の計数
値Ｏ〜４０９５を基準として、受信データの処理タイミ
ングが全て制御されることになる。従って、２０３２（
１８Ｘ１２７）ビー２トごとにメモリ旧、　Ｎ２を切換
えると共に、１６番地飛びごとのアドレスを発生するた
めのハードウェアは不要となる。

シフトレジスタ１４を通過した受信データは同期符号（
３２ビツト）を除去され、マルチプレクサ４を介してメ
モリ旧、　Ｎ２のいずれか一方に記憶される。すなわち
、受信データはインターリブ配列となっているので、メ
モリ旧、　Ｎ２からの読み出し順序を変更することによ
り、標準配列への復帰がなされる。

このように、送信時とは逆の動作により１２７ビツト単
位のデータが読み出されると、マルチプレクサ１０を介
してメモリＭ３および受信シンドロームレジスタ２２に
導入される。

１２７ビツトのデータ全てがメモリＭ３に格納された時
点においてシンドロームが確定されるので、ラッチ回路
２４はシンドロームラッチ信号（ＲＯ旧〜ＲＯＭ３から
送出される）に応答して当該シンドローをを保持する。

ラッチされた上記シンドロームをアドレスとするＲＯＭ
４からは、メモリＭ３中の誤りビットアドレスを出力す
る。そして、次の１２７ビツトデータがメモリＭ３に導
入されると同時に、メモリＭ３からは直前のデータが読
み出される。このとき、メモリＭ３のアドレス指定信号
は比較器２６にも同時に供給されているので、誤りの生
じているビットアドレスからデータが読み出されると同
時に、比較器２Ｂから論理レベル「１」の信号が送出さ
れる。その結果、誤りの生じているビットの内容が反転
され。

訂正が行われる。

誤りがない場合、すなわちシンドロームが零の場合には
、使用されていないアドレス（零番地）がＲＯＭ４から
出力されるので、比較器４から反転用出力が送出される
ことはない。

上述したＲＯ旧〜ＲＯＮ３の果たす機能について列挙す
ると、次のとおりである。

■　ＸアドレスおよびＹアドレスを送出する。ここで、
Ｘアドレスが１．２．３・・・２０３２と逐次変化しテ
ィる間、Ｙ７ドｌ／スは１．１７．３３　・２０３２と
１８飛びに変化する。

■　２０３２ビット単位でメモリＭｌ、　Ｎ２の切換信
号をマルチプレクサ４，１０に送出する。

■　ブロック同期信号（３２ビツト）の付加ならびに削
除を制御する。すなわち、同期信号自体の発生ならびに
ＧＡＴＥ３信号の送出を行う。

■　誤り訂正用メモリＭ３に供給するＸアドレス（１〜
１２７まで連続的に変化する）を送出する。

■　受信シンドロームレジスタ２２に関する制御信号を
送出する。すなわち、ＧＡＴＥ２信号により受信シンド
ロームレジスタをクリアし、シンドロームラッチ信号に
よりシンドロームをラッチする。

■　送信シンドロームレジスタ２に０ＡＴＥ　１信号を
供給し、７ビツトの誤り訂正符号を付加するタイミング
を制御している。

■　送信時の制御タイミングと受信時の制御タイミング
と切換えるためには、送受切換信号Ｔ／Ｈのレベルを変
更するだけでよい。

第５図（Ａ）は送受信系統の切換制御部を示すブロック
図である。ここで、ＳＧＩは共通コントロール信号、Ｓ
Ｇ２は受信用コントロール信号、ＳＧ３は送信用コント
ロール信号である。

第５図（Ｂ）は、第５図（Ａ）に示したＲＯＭのデータ
構成を示す。

これら第５図（Ａ）および（Ｂ）を用いて、送受信コン
トロールの切換について説明する。

本実施例では、送信と受信を時分割で行う半２重通信を
行う、そこで、まずＲＯＭのアドレスの最上位ビットに
送信か受信かを示す信号（Ｔ／Ｒ）を入力する。この信
号がＬ１１のときには受信を示し、°“Ｈｏ”のときに
は送信を示す。

ＲＯＭ中のデータ構成は、第５図（Ｂ）に示すように、
下位アドレス部が受信用、上位アドレス部が送信用とな
っている。このようにすることにより、ＲＯＭからの同
一出力が、送受両用のコントロール線として機能するこ
とになる。また、送受共通に用いている信号であっても
タイミングが異なってくる場合には、ＲＯＭ中のデータ
を変更することによりこれに対応することができる。

［効果］以上説明したとおり、本発明によれば、全てのタイミン
グ制御をＲＯＭにより行うことができるので、複雑なタ
イミング発生回路を多数必要としなくなり、もって回路
構成を大幅に削減することが可能となる。

また、複雑なタイミング制御をＲＯＭにより行っている
のでＲＯＭの内容を変更することのみによって各種仕様
の変更にも容易に適応することができる。

殊に、ＲＯＭ内のデータエリアを送／受モードに応じて
切換えることにより、送受信でタイミングの異なるコン
トロール信号をも共通に使用することができる。また、
同一のコントロール信号を送受兼用して使用できるので
、これにより送受コントロールの共通化を図ることがで
き、更に回路規模の縮小化に貢献することができる。

【図面の簡単な説明】

第１図は従来技術を説明するブロック図、第２図は本発
明の一実施例を示すブロック図、第３図はインターリー
ブの概念を説明する図、第４図（Ａ）〜（Ｃ）は本実施
例におけるデータフォーマットを示す図、第５図（Ａ）および（Ｂ）は送受信の切換制御を説明す
る図である。２・・・送信シンドロームレジスタ、４．１０・・・マルチプレクサ、旧、Ｍ２．Ｍ３．・・・メモリ、ＲＯＭＩ、ＲＯＭ２．ＲＯＭ３．ＲＯＭ４　・・・読み
出し専用、＋’％ｌＪ、１２・・・同期信号付加回路、１４・・・シフトレジスタ・１８・・・フラグ検出器、１８・・・同期回路、２０・・・ブロック同期カウンタ、２２・・・受信シンドロームレジスタ、２４・・・ラッ
チ回路、２６・・・比較器、２８・・・排他的論理和回路。第３図一１８０＝送信テータ蟲カの

Claims

【特許請求の範囲】１）符号化手段および復号化手段を備えたデータ送信ま
たは受信装置において、前記符号化手段および前記復号化手段を送信と受信を時
分割で行う半２重方式により作動させる際に、読み出し
専用メモリからの出力信号により符号化および復号化の
タイミング制御を行うようにしたことを特徴とするデー
タ送信または受信装置。２）受信データに付加されている同期符号の検出に応答
して同期カウンタを駆動し、該同期カウンタの計数出力
値を前記読み出し専用メモリのアドレスとして入力し、
誤り訂正動作を行うようにしたことを特徴とする特許請
求の範囲第１項記載のデータ送信または受信装置。