KR960010881B1 - 전전자 교환기의 가입자 회로 제어방법 - Google Patents

전전자 교환기의 가입자 회로 제어방법 Download PDF

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    • H04Q3/00—Selecting arrangements
    • H04Q3/58—Arrangements providing connection between main exchange and sub-exchange or satellite
    • H04Q3/60—Arrangements providing connection between main exchange and sub-exchange or satellite for connecting to satellites or concentrators which connect one or more exchange lines with a group of local lines

Abstract

내용 없음.

Description

전전자 교환기의 가입자 회로 제어방법
제1도는 종래의 가입자 회로 제어방식을 도시한 블럭도.
제2도는 제1도에 도시된 각 가입자 회로군의 구성을 도시한 블럭도.
제3도는 제1도에 도시된 인터페이스 회로의 구성을 도시한 블럭도.
제4도는 본 발명에 의한 가입자 회로 제어방식을 도시한 블럭도.
제5도는 제4도에 도시된 각 가입자 회로군의 구성을 도시한 블럭도.
제6도는 제4도에 도시된 인터페이스 회로의 구성을 도시한 블럭도.
제7도는 제4도에 도시된 인터페이스 회로와 가입자 회로군간송수신 신호의 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
101∼10n401∼40n: 가입자 회로군
20,50 : 인터페이스회로
30,60 : 프로세서 151∼15n451∼45n: 가입자 회로
16,46 : 제어부 21,51 : 송신부
22,52 : 수신부 23,53 : 모드/어드레스 페리티 검출부
24,54 : 타이밍 회로부 25 : 데이터 페리티 검출부
26,29 : 제1 및 제2 디코더
27 : 직/병렬 변화부 28,56 : 버퍼
55 : 데이터 페리티 검출/송출부
본 발명은 전저자 교환기의 가입자 회로 제어방법에 관한 것으로,특히 다수의 가입자 회로군에 연결된 제어신호 라인의 수를 감소시키도록한 전전자 교환기의 가입자 회로 제어방법에 관한 것이다.
종래에는 전전자 교환기의 가입자 회로를 제어하는 경우 제1도에 도시된 바와 같은 형태로 하였다. 제1도에 있어서, 프로세서(30)는 제어신호 및 데이터를 인터페이스 회로(20)측으로 출력하고, 인터페이스 회로(20)는 프로세서(30)로부터 공급된 제어신호를 분석하여 각종 제어신호를 만들어 다수의 가입자 회로군(101∼10n)측으로 출력함과 동시에 프로세서(30)로부터 공급된 데이터를 가입자 회로군(101∼10n)측으로 출력하고 가입자 회로군(101∼10n)으로 부터 공급된 데이터를 수신하여 프로세서(30)측으로 출력한다. 인터페이스 회로(20)는 가입자 회로군(101∼10n)측으로 가입자 회로군 선정신호(SIø∼SIn), 데이터 동기클럭(DCLK), 가입자 회선선택어드레스(ADDø∼ADD2k) 및, 선택모드 신호(MOø∼MOl)를 출력함과 동시에 데이터(TXd)를 출력하며, 가입자 호로군(101∼10n)은 인터페이스 회로(20)측으로 응답신호(So)와 PBA(Printed Board Assembly)동작신호(PSø∼PSn)를 출력함과 동시에 데이터(RXd)를 출력한다. 가입자 회로군(101∼10n)의 각각은 제2도에 도시된 바와 같이 다수개(2k개)의 가입자회로(151∼15n)와 제어부(16)를 구비하여 이루어지며, 제어부(16)는 인터페이스 회로(20)로부터 공급된 가입자 회로군 선정신호(SIø∼SIn)에 의해 선택되고 인터페이스 회로(20)로부터 공급된 데이터 동기클럭(DCLK), 데이터(TXd), 가입자 피선 선택 어드레스(ADDø∼ADD2k) 및 선택모드신호(MOø∼MOl)를 각 가입자 회로(151∼15n)측으로 출력함과 동시에 각 가입자 회로(151∼15n)로부터 공급된 데이터(RXd)를 인터페이스 회로(20)측으로 출력한다. 인터페이스 회로(20)는, 제3도에 도시된 바와 같이 수신부(21), 송신부(22), 모드/어드레스 페리티 검출부(23), 타이밍 회로부(24), 데이터 패리티 검출부(25), 제1디코더(26), 직/병렬 변환부(27), 버퍼(28) 및 제2디코더(29)를 구비하여 이루어진다. 수신부(21)는 프로세서(30)로부터 공급된 데이터 동기클럭(DCLK), 프레임 동기신호(FS), 모드/어드레스신호(MOD/ADDRø∼3), 인터럽트 요구신호(IRQ) 및 데이터(TXD)를 수신하며, 수신부(21) 및 송신부(22)에 공급되는 버스 선택신호(TBSEL)는 이중화된 송수신 버스를 선택하기 위한 신호이다. 모드/어드레스 패리티 검출부(23)는 수신부(21)로부터 공급된 모드/어드레스신호(MD/ADDRø∼3)의 정상여부를 검출한다. 타이밍 회로부(24)는 모드/어드레스 패리티 검출부(23)에 의해 정상적인 모드/어드레스신호(MOD/ADDø∼3)가 수신된 경우 수신부(21)로부터 공급된 모드신호(MOD)를 제1디코더(26)측으로 출력함과 동시에 어드레스신호(ADDRø∼3)를 직/병렬 변환부(27)측으로 출력하며 수신부(21)로 부터 공급된 데이터 동기클럭(DCLK)를 제1디코더(26), 제2디코더(29), 데이터 페리티 검출부(25) 및 송신부(22)측으로 공급한다. 직/병렬 변환부(27)는 타이밍 회로부(24)로부터 직렬로 공급된 어드레스 신호를 병렬로 변환하여 발생된 가입자 회선선택 어드레스 신호(ADDø∼ADD2k)를 버퍼(28)측으로 출력함과 동시에 제2디코더(29)측으로 출력하며, 제2디코더(29)는 직/병력 변환부(27)로부터 병렬로 공급된 어드레스 신호를 디코딩하여 발생된 가입자 회로군 선정신호(SIø∼SIn)를 가입자 회로군(101∼10n)측으로 출력한다. 제1디코더(26)는 타이밍 회로부(24)로부터 공급된 모드신호를 디코딩하여 발생되 선택모드신호(MOø∼MOℓ)를 버퍼(28)측으로 출력하며, 버퍼(28)는 직/병렬 변환부(27)로부터 공급된 가입자 회선선택 어드레스 신호(ADDø∼ADD2k)와 제1디코더(26)로부터 공급된 선택 모드신호(MOø∼MOℓ) 가입자회로군(101∼10n)측으로 출력한다. 또한, 수신부(21)는 수신된 데이터 동기 클럭(DCLK) 및 데이터(TXd)를 직접 가입자 회로군(101∼10n)측으로 출력한다. 데이터 페리티 검출부(25)는 가입자 회로군(101∼10n)으로부터 공급된 데이터(RXd)의 정상여부를 검출하여 응답신호(So) 및 PBA 동작신호(PSø∼PSn)와 함께 송수신부(22)를 통해 프로세서(30)측으로 출력한다.
이상 설명한 바와 같은 가입자 회로 제어방식은 가입자회로군(101-10n)과 인터페이스회로(20)간에 많은 수의 제어선이 요구되므로 각 가입자 회로군(101∼10n)에 많은 데이터 처리 회로가 요구되어 가격이 상승되고, 아날로그 신호에 영향을 주어 특성이 불안정하게 되는 문제점이 있었다.
본 발명은 전술한 바와 같은 문제점을 해결하기 위해 안출된 것으로, 가입자 회로군과 인터페이스 회로간의 제어선수를 대폭 감소시킴으로써 가입자 회로군의 데이터 처리회로를 감소시켜 가격을 저하함과 동시에 아날로그 신호에 대한 영향을 배제하여 특성을 안정화시키도록 한 전전자 교환기의 가입자 회로 제어방법을 제공하는데 목적이 있다.
이와 같은 목적을 달성하기 위하여, 본 발명은 인터페이스 회로가 프로세서로부터의 데이터 클럭, 프레임 동기신호, 모드/어드레스 신호 및 데이터를 수신하는 제1단계, 상기 제1단계 이후 상기 인터페이스 회로가 상기 데이터 클럭 및 프레임 동기신호에 동기시켜 상기 모드/어드레스신호를 직렬의 모드선택 신호, 직렬의 보드선택신호 및 직렬의 채널선택신호로 변환하여 제1신호선을 통해 가입자 회로군 측으로 출력함과 동시에 상기 데이터를 제2신호선을 통해 상기 가입자 회로군 측으로 출력하고 상기 데이터 클럭을 제3신호선을 통해 상기 가입자 회로군 측으로 출력하는 제2단계 및, 상기 제2단계 수행후 상기 인터페이스 회로가 상기 가입자 회로군으로 부터 제4신호선을 통해 공급된 데이터를 상기 프로세서 측으로 전달하는 제3단계를 포함하는 것을 특징으로 하는 전전자 교환기의 가입자 회로 제어방법을 제공한다.
이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제4도는 본 발명에 의한 가입자 회로 제어방식을 도시한 블럭도이고, 제5는 제4도에 도시된 각 가입자 회로군의 구성을 도시한 블럭도이고, 제6도는 제4도에 도시된 인터페이스 회로의 구성을 도시한 블럭도이며, 제7도는 제4도에 도시된 인터페이스 회로와 가입자 회로군간 송수신 신호의 타이밍도이다.
본 발명에 의한 가입자 회로 제어방식은 제4도에 도시된 형태로 이루어지는데, 프로세서(60)는 제어신호 및 데이터를 인터페이스 회로(50)측으로 출력하고, 인터페이스 회로(50)는 프로세서(60)로부터 공급된 제어신호를 직렬로 변환하여 가입자 회로군(401∼40n)측으로 출력함과 동시에 프로세서(60)로부터 공급된 데이터를 가입자 회로군(401∼40n)측으로 출력하며 가입자 회로군(401∼40n)으로부터 공급된 데이터를 프로세서(60)측으로 출력한다. 인터페이스 회로(50)는 가입자 회로군(401∼40n)측으로 보드 선택신호(Bdsel), 채널선택신호(Chsel) 및 모드선택신호(Mdsel)를 출력함과 동시에 데이터(Txd)를 출력하며, 가입자 회로군(401∼40n)으로 부터 공급된 데이터(Rxd)를 수신한다. 가입자 회로군(401∼40n)의 각각은 제5도에 도시된 바와 같이 다수개(2k개)의 가입자 회로(451∼45n)와 제어부(46)를 구비하여 이루어지며, 제어부(46)는 인터페이스 회로(50)로부터 공급된 데이터 클럭(DCLK) 보드선택신호(Bdsel), 채널선택신호(Chsel), 모드선택신호(Mdsel) 및 데이터(Txd)를 각 가입자 회로(451∼45n)측으로 출력하고 각 가입자 회로(451∼45n)부터 공급된 데이터(Rxd)를 인터페이스 회로(50)측으로 출력한다. 인터페이스 회로(50)는 제6도에 도시된 바와 같이 수신부(51), 송신부(52), 모드/어드레스 페리티 검출부(53), 타이밍 회로부(54), 데이터 페리티 검출, 송출부(55) 및 버퍼(56)를 구비하여 이루어진다. 수신부(51)는 프로세서(60)로부터 공급되는 데이터 클럭(DCLK), 프레임 동기신호(FS), 모드/어드레스 신호(MOD/ADDR*∼3), 인터럽트 요구신호(IRQ) 및 데이터(Txd)를 수신하고, 가입자 회로군(401∼40n)측으로 데이터 클럭(DCLK)을 출력하고, 모드/어드레스 페리티 검출부(53)측으로 모드/어드레스 신호(MOD/ADDRø∼3)을 출력하고, 타이밍 회로부(54)측으로 데이터 클럭(DLCK)과 프레임 동기신호(FS)를 출력하며, 데이터 페리티 검출/송출부(55)측으로 데이터(Txd)를 출력한다.
또한, 수신부(51) 및 송신부(52)에 공급되는 버스 선택신호(TBSEL)는 이중화된 송수신 버스를 선택하기 위한 신호이다. 모드/어드레스 페리티 검출부(53)는 수신부(51)로 부터 공급된 모드/어드레스 신호(MOD/ADDRø∼3)의 페리티를 검출하여 에러를 보정한 후 타이밍 회로부(54)측으로 출력하며, 데이터 페리티 검출/송출부(55)는 수신부(51)로부터 공급된 데이터(Txd)의 페리티를 검출하여 에러를 보정한 후 타이밍 회로부(54)측으로 출력함과 동시에 버퍼(56)와 타이밍 회로부(54)를 통해 공급된 데이터(Rxd)에 페리티 비트를 삽입하여 송신부(52)측으로 출력한다. 송신부(52)는 데이터 페리티 검출/송출부(55)로부터 공급된 데이터(Rxd)를 프로세서(60)측으로 출력함과 동시에 응답신호(STB)를 프로세서(60)측으로 출력한다. 타이밍 회로부(54)는 제7도에 도시된 바와 같이 수신부(51)로부터 공급된 프레임 동기신호(FS) 및 데이터 클럭(DCLK)에 동기를 맞추어 모드/어드레스 페리티 검출부(53)로부터의 모드/어드레스 신호(MOD/ADDRø∼3)를 직렬의 모드 선택신호(Mdsel), 보드선택신호(Bdsel) 및 채널선택신호(Chsel)로 변환하여 버퍼(56)측으로 출력함과 동시에 데이터 페리티 검출/송출부(55)로부터의 데이터(Txd)를 버퍼(56)측으로 출력하고 버퍼(56)로부터의 데이터(Rxd)를 데이터 페리티 검출/송출부(55)측으로 출력한다. 버퍼(56)는 타이밍 회로부(54)로부터 직렬로 공급된 모드선택신호(Mdsel), 보드 선택신호(Bdsel), 채널선택신호(Chsel) 및 데이터(Txd)를 가입자 회로군(401∼40n)측으로 출력하고, 가입자 회로군(401∼40n)으로부터 직렬로 공급된 데이터(Rxd)를 타이밍 회로(54)측으로 출력한다.
이상 설명한 바와 같이, 본 발명은 가입자 회로군(401∼40n)과 인터페이스(50)간의 제어선수를 대폭 감소시키므로 가입자 회로군(401∼40n)의 데이터 처리회로를 감소시키게 되어 가격을 저하시키게 되고 아날로그 신호에 대한 영향을 배재하게 되어 특성을 안정화시킬 수 있는 효과가 있다

Claims (1)

  1. 전전자 교환기의 가입자 회로 제어방법에 있어서, 인터페이스 회로(50)가 프로세서(60)로부터의 데이터 클럭(DCLK), 프레임 동기신호(FS), 모드/어드레스 신호(MOD/ADDRø∼3) 및 데이터(Txd)를 수신하는 제1단계, 상기 제1단계 이후 상기 인터페이스 회로(50)가 상기 데이터 클럭(DCLK) 및 프레임 동기신호(FS)에 동기시켜 상기 모드/어드레스 신호(MOD/ADDRø∼3)를 직렬의 모드선택신호(Mdsel), 직렬의 보드선택신호(Bdsel) 및 직렬의 채널선택신호(Chsel)로 변환하여 제1신호선을 통해 가입자 회로군(401∼40n)측으로 출력함과 동시에 상기 데이터(Txd)를 제2신호선을 통해 상기 가입자회로군(401∼40n)측으로 출력하고 상기 데이터클럭(DCLK)을 제3신호선을 통해 사익 가입자회로군(401∼40n)측으로 출력하는 제2단계 및, 상기 제2단계 수행후 상기 인터페이스 회로(50)가 상기 가입자 회로군(401∼40n)으로부터 제4신호선을 통해 공급된 데이터(Rxd)를 상기 프로세서(60)측으로 전달하는 제3단계를 포함하는 것을 특징으로 하는 전전자 교환기의 가입자 회로 제어방법.
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