JPS62183233A - 誤り制御システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 炎翫九１ 本発明は誤り制御システムに関し、特にディジタル通信
方式における誤り制御システムに関するものである。

従来技術 従来の誤り制御方式は誤り訂正省号や誤り検出符号を伝
送すべきディジタル信号に付加する方式が採用されてい
る。かかる誤り制御方式における誤り訂正のための誤り
訂正符号は付加すべきビット数が多くなり、よって伝送
速度が低下するという欠点がある。誤り検出符号のみを
用いた場合には、当該誤り検出符号それ自体では訂正能
力がないので、送信側へ送信データの再送を要求したり
、警報を発したりする如き機能しか有していないという
欠点がある。

１且立旦ｊ 本発明の目的は、データ伝送速度を大ぎく低下させるこ
となく誤りのない通信を行うことが可能な誤り制御シス
テムを提供することである。

発明の構成 本発明にＪ：る誤り制御システムは、ディジタル信号を
所定長のブロック毎に誤り検出機能を付加して送信する
送信部と、この送信部からの送信信号を並列的に伝送す
る複数の伝送路と、これ等各伝送路を絆だ信号を夫々受
信して誤り検出をなす誤り検出部と、誤りが存在しない
受信信号の１つを選択して導出する選択部とを含むこと
を特徴としている。

実施例 以下、図面を用いて本発明の実施例を説明する。

図は本発明の実施例のブロック図であり、入力端子１に
は送信１べきディジタル信号が印加されており、ブロッ
ク誤り検出符号付加回路２において、一定長のブロック
毎に誤り検出機能を有する誤り検出符号が付加される。

こうして得られたディジタル信号は複数の並列的に設け
られた伝送路３１〜３ｎ　（ｎは２以上の整数）の夫々
に送出される。

これ等伝送路３１〜３ｎに対応して夫々バッフ７回路４
１〜４ｎが設けられており、各伝送路間の伝搬速度の差
すなわち伝搬遅延時間の差を補償するものであり、各出
力において全ての信号の位相を同一と１”る機能を有す
る。これ等バッファ回路４１〜４ｎの各出力は対応する
誤り検出回路５１〜５ｎの各入力となっており、各誤り
検出回路５１〜５ｎの出力は選択回路６において択一的
に出力端子７へ導出される。誤り検出回路５１〜５ｎの
各検出結果は選択回路６の選択情報として用いられる。

かかる構成において、誤り検出符号が（＝Ｊ加されたブ
ロックからなるディジタル信号はｒ）個の伝送路３１〜
３ｎへ同時に送出され、並列的に伝送される。受信信号
はバッファ４１〜４ｎにて位相が同一とされて誤り検出
回路５１〜５ｎへ夫々入力される。誤り検出回路５１〜
５ｎはブロック単位に誤り検出を行い、誤りが検出され
なかったブロックの１つを選択回路６にて選択して出力
端子７へ送出するのである。

こうすることにより、ビット数の多い誤り訂正符号を何
等付加することなく誤り訂正が行えることになる。また
、伝送路間の伝搬時間の差を夫々補償して受信信号聞の
位相を合致させた上で、ブロック毎に瞬時に誤りのなか
った信号を選択的に導出しているので、連続した正Ｗな
ディジタル信号が受信可能となる６のである。

発明の効果 叙上の如く、本発明によれば、誤り訂正符号を何等付加
する必要がないので、ディジタル信号の伝送速度を低下
させることなく誤り訂正機能が得られるという効果があ
る。

【図面の簡単な説明】

図は本発明の実施例のブロック図である。 主要部分の符号の説明 ２・・・・・・ブロック誤り検出符号付加回路３１〜３
ｎ・・・・・・伝送路 ５１〜５ｎ・・・・・・ブロック誤り検出回路６・・・
・・・選択回路

Claims (1)

【特許請求の範囲】
1. ディジタル信号を所定長のブロック毎に誤り検出機能を
   付加して送信する送信部と、この送信部からの送信信号
   を並列的に伝送する複数の伝送路と、これ等各伝送路を
   経た信号を夫々受信して誤り検出をなす誤り検出部と、
   誤りが存在しない受信信号の１つを選択して導出する選
   択部とを含むことを特徴とする誤り制御システム。