JP2532732B2 - 伝送制御装置 - Google Patents
伝送制御装置Info
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- JP2532732B2 JP2532732B2 JP2224080A JP22408090A JP2532732B2 JP 2532732 B2 JP2532732 B2 JP 2532732B2 JP 2224080 A JP2224080 A JP 2224080A JP 22408090 A JP22408090 A JP 22408090A JP 2532732 B2 JP2532732 B2 JP 2532732B2
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- Japan
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- Control Or Security For Electrophotography (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、送信部から受信部への送信データの送信順
序を制御する伝送制御装置に関する。
序を制御する伝送制御装置に関する。
〔従来の技術〕 複写機やファクシミリ等では各種データの表示や操作
キー等による入力は操作部で行われており、この操作部
では機器本体の主制御部のマイクロプロセッサ（以下、
CPUという）により、例えばダイナミックスキャン方式
で制御されるようになされている。すなわち、ダイナミ
ックスキャン方式では、主制御部はスキャンアドレスお
よび表示データ等を操作部へシリアル伝送し、上記スキ
ャンアドレスに基づいて順次指定される複数個の表示素
子を上記表示データに応じて駆動し、ダイナミック表示
させるようにしている。一方、操作部からはキーデータ
等を主制御部へシリアル伝送するようにしている。
キー等による入力は操作部で行われており、この操作部
では機器本体の主制御部のマイクロプロセッサ（以下、
CPUという）により、例えばダイナミックスキャン方式
で制御されるようになされている。すなわち、ダイナミ
ックスキャン方式では、主制御部はスキャンアドレスお
よび表示データ等を操作部へシリアル伝送し、上記スキ
ャンアドレスに基づいて順次指定される複数個の表示素
子を上記表示データに応じて駆動し、ダイナミック表示
させるようにしている。一方、操作部からはキーデータ
等を主制御部へシリアル伝送するようにしている。
ところが、上記ダイナミックスキャン方式にあって
は、上記主制御部および操作部はデータ等を常に一定順
序で伝送しているため、同一のアドレスのデータは常に
同一周期で伝送されることになる。このため、主制御部
と操作部間のデータの伝送途中に電源周波数、装置内の
クロック信号あるいは外部機器からのノイズ等上記デー
タ伝送に同期するノイズが発生すると、特定アドレスの
データが連続して破壊されることになる。このため、特
定の表示が連続して誤表示されたり、特定のキーからの
キーデータが連続して誤入力されることになる。
は、上記主制御部および操作部はデータ等を常に一定順
序で伝送しているため、同一のアドレスのデータは常に
同一周期で伝送されることになる。このため、主制御部
と操作部間のデータの伝送途中に電源周波数、装置内の
クロック信号あるいは外部機器からのノイズ等上記デー
タ伝送に同期するノイズが発生すると、特定アドレスの
データが連続して破壊されることになる。このため、特
定の表示が連続して誤表示されたり、特定のキーからの
キーデータが連続して誤入力されることになる。
本発明は、上記問題に鑑みてなされたもので、同期性
ノイズの影響を低減して誤表示や誤入力を低減する伝送
制御装置を提供することを目的とする。
ノイズの影響を低減して誤表示や誤入力を低減する伝送
制御装置を提供することを目的とする。
上記目的を達成するために、本発明は、送信部と受信
部間でデータを伝送する伝送制御装置において、受信部
は受信データに対する受信エラーの有無を上記送信部に
送信する送信手段を備え、送信部は、上記受信部からの
受信エラー信号を受信する受信手段と、上記受信エラー
の有無を判断する判断手段と、複数の送信データを設定
した順序で上記受信部に周期的に送信する送信手段、上
記受信エラーが有れば上記設定順序を変更する変更手段
とを備えたものである。
部間でデータを伝送する伝送制御装置において、受信部
は受信データに対する受信エラーの有無を上記送信部に
送信する送信手段を備え、送信部は、上記受信部からの
受信エラー信号を受信する受信手段と、上記受信エラー
の有無を判断する判断手段と、複数の送信データを設定
した順序で上記受信部に周期的に送信する送信手段、上
記受信エラーが有れば上記設定順序を変更する変更手段
とを備えたものである。
（作用） 上記構成の伝送制御装置によれば、受信部から受信デ
ータに対する受信エラーの有無が送信部に送信される。
一方、送信部で上記受信部からの受信エラー信号が受信
され、上記受信エラーの有無が判断される。そして、上
記受信エラーが無ければ送信部から複数の送信データが
設定された順序で受信部に周期的に送信される。一方、
受信エラーが有れば送信データの送信の順序が変更され
る。すなわち、上記受信エラーが有れば特定アドレスの
送信データは異なる周期で送信される。
ータに対する受信エラーの有無が送信部に送信される。
一方、送信部で上記受信部からの受信エラー信号が受信
され、上記受信エラーの有無が判断される。そして、上
記受信エラーが無ければ送信部から複数の送信データが
設定された順序で受信部に周期的に送信される。一方、
受信エラーが有れば送信データの送信の順序が変更され
る。すなわち、上記受信エラーが有れば特定アドレスの
送信データは異なる周期で送信される。
第１図は本発明を説明するための伝送制御装置の送信
部（主制御部）側のブロック図である。
部（主制御部）側のブロック図である。
CPU1は装置全体の動作を制御するものである。インタ
ーフェイス回路２はCPU1からの表示データを表示メモリ
３に導くとともに、キー入力メモリ４からのキーデータ
をCPU1に導くものである。表示メモリ３はインターフェ
イス回路２からの表示データを記憶するものである。ア
ドレス生成部５は表示メモリ３へのデータの書込や読出
用のアドレスを出力するものである。すなわち、アドレ
ス生成部５は送信される表示データ等の送信データの送
信順序を、例えばフレーム毎に変更して受信部（操作
部）側に送信すべくアドレスを設定して表示メモリ３に
出力するものである。また、アドレス生成部５はキー入
力メモリ４へのデータの書込や読出用のアドレスを出力
するようにしている。
ーフェイス回路２はCPU1からの表示データを表示メモリ
３に導くとともに、キー入力メモリ４からのキーデータ
をCPU1に導くものである。表示メモリ３はインターフェ
イス回路２からの表示データを記憶するものである。ア
ドレス生成部５は表示メモリ３へのデータの書込や読出
用のアドレスを出力するものである。すなわち、アドレ
ス生成部５は送信される表示データ等の送信データの送
信順序を、例えばフレーム毎に変更して受信部（操作
部）側に送信すべくアドレスを設定して表示メモリ３に
出力するものである。また、アドレス生成部５はキー入
力メモリ４へのデータの書込や読出用のアドレスを出力
するようにしている。
シフトレジスタ６は表示メモリ３からの表示データ等
をシフトレジスタ31（第３図）へシリアル伝送するもの
である。タイミング生成部７は基準クロック信号に基づ
いてアドレス生成部５、シフトレジスタ６およびタイミ
ングコントローラ33（第３図）にクロック信号を出力す
るものである。シフトレジスタ８はキーデータ等のシリ
アルデータをパラレルに戻してキー入力メモリ４に出力
するものである。キー入力メモリ４はシフトレジスタ８
からのキーデータをアドレス生成部５からのアドレスに
対応させて、一旦記憶するものである。記憶されたキー
データはアドレス生成部５からのアドレスにより読み出
されてインターフェイス回路２に出力される。
をシフトレジスタ31（第３図）へシリアル伝送するもの
である。タイミング生成部７は基準クロック信号に基づ
いてアドレス生成部５、シフトレジスタ６およびタイミ
ングコントローラ33（第３図）にクロック信号を出力す
るものである。シフトレジスタ８はキーデータ等のシリ
アルデータをパラレルに戻してキー入力メモリ４に出力
するものである。キー入力メモリ４はシフトレジスタ８
からのキーデータをアドレス生成部５からのアドレスに
対応させて、一旦記憶するものである。記憶されたキー
データはアドレス生成部５からのアドレスにより読み出
されてインターフェイス回路２に出力される。
続いて、上記アドレス生成部５の具体的回路構成の一
例を第２図を用いて説明する。
例を第２図を用いて説明する。
アドレスカウンタ９はタイミング生成部７からのクロ
ック信号をカウントし、出力ビットQA〜QDから４桁のバ
イナリコードで出力するものである。ゲート回路（イク
スクルーシブオア）10はアドレスカウンタ９の最下位ビ
ットQAおよび最上位ビットQDの各出力の排他的論理和を
とってアドレス信号の最下位ビットA0の出力とするもの
である。すなわち、ゲート回路10はアドレスカウンタ９
の最上位ビットQDの出力が“0"であればアドレスカウン
タ９の最下位ビットQAの出力をそのまま最下位ビットA0
の出力とし、一方、最上位ビットQDの出力が“1"であれ
ば最下位ビットQAの出力を反転して最下位ビットA0の出
力とするようにしている。
ック信号をカウントし、出力ビットQA〜QDから４桁のバ
イナリコードで出力するものである。ゲート回路（イク
スクルーシブオア）10はアドレスカウンタ９の最下位ビ
ットQAおよび最上位ビットQDの各出力の排他的論理和を
とってアドレス信号の最下位ビットA0の出力とするもの
である。すなわち、ゲート回路10はアドレスカウンタ９
の最上位ビットQDの出力が“0"であればアドレスカウン
タ９の最下位ビットQAの出力をそのまま最下位ビットA0
の出力とし、一方、最上位ビットQDの出力が“1"であれ
ば最下位ビットQAの出力を反転して最下位ビットA0の出
力とするようにしている。
なお、アドレスカウンタ９は“1111"の次に“0000"を
出力するようになっている。
出力するようになっている。
次に、本発明を説明するための伝送制御装置の受信部
（操作部）側のブロック構成図を第３図を用いて説明す
る。
（操作部）側のブロック構成図を第３図を用いて説明す
る。
シフトレジスタ31は送信部側のシフトレジスタ６から
のシリアルデータをタイミングコントローラ33からの同
期信号に同期させてパラレルの表示データで表示ドライ
バ32に出力するものである。表示ドライバ32はアドレス
デコーダ37からのアドレスに基づいて図示しない複数個
の７セグメントやLED等の表示素子を順次駆動してシフ
トレジスタ31からの表示データをダイナミック表示させ
るものである。
のシリアルデータをタイミングコントローラ33からの同
期信号に同期させてパラレルの表示データで表示ドライ
バ32に出力するものである。表示ドライバ32はアドレス
デコーダ37からのアドレスに基づいて図示しない複数個
の７セグメントやLED等の表示素子を順次駆動してシフ
トレジスタ31からの表示データをダイナミック表示させ
るものである。
タイミングコントローラ33はタイミング生成部７から
のクロック信号等に基づいて同期信号等を生成し、シフ
トレジスタ31,35、アドレスラッチ部36およびアドレス
デコーダ37に出力するものである。アドレスラッチ部36
はシフトレジスタ31からのデータよりスキャンアドレス
を生成してアドレスデコーダ37に出力するものである。
アドレスデコーダ37はアドレスラッチ部36からのスキャ
ンアドレスに基づいて駆動すべき７セグメントやLED等
の表示素子を指定するものである。
のクロック信号等に基づいて同期信号等を生成し、シフ
トレジスタ31,35、アドレスラッチ部36およびアドレス
デコーダ37に出力するものである。アドレスラッチ部36
はシフトレジスタ31からのデータよりスキャンアドレス
を生成してアドレスデコーダ37に出力するものである。
アドレスデコーダ37はアドレスラッチ部36からのスキャ
ンアドレスに基づいて駆動すべき７セグメントやLED等
の表示素子を指定するものである。
エラー処理部38はシフトレジスタ31からのデータに基
づいて受信エラーの有無を判断し、受信エラーが有る場
合に表示ドライバ32に制御信号を出力して表示を停止す
るようにしている。
づいて受信エラーの有無を判断し、受信エラーが有る場
合に表示ドライバ32に制御信号を出力して表示を停止す
るようにしている。
キー入力バッファ34は、操作キーの操作状態を検出し
てキーデータとしてシフトレジスタ35に出力するもので
ある。シフトレジスタ35はキー入力バッファ34からのキ
ーデータをタイミングコントローラ33からのクロック信
号に同期してシリアルデータに変換し、送信部側のシフ
トレジスタ８にシリアル伝送するものである。
てキーデータとしてシフトレジスタ35に出力するもので
ある。シフトレジスタ35はキー入力バッファ34からのキ
ーデータをタイミングコントローラ33からのクロック信
号に同期してシリアルデータに変換し、送信部側のシフ
トレジスタ８にシリアル伝送するものである。
次に、上記伝送制御装置の動作について、第１表およ
び第４図〜第６図を用いて説明する。
び第４図〜第６図を用いて説明する。
なお、ビットA0〜A2からのアドレス信号は“000",“0
01",…，“111"の８個で１フレームを形成している。ま
た、上記各アドレス信号“000",“001",…，“111"には
それぞれ表示データD0,D1,…,D7が対応している。
01",…，“111"の８個で１フレームを形成している。ま
た、上記各アドレス信号“000",“001",…，“111"には
それぞれ表示データD0,D1,…,D7が対応している。
すなわち、アドレスカウンタ９により“0000"からカ
ウントが開始されるが、この“0000"の最上位ビットQD
は“0"であるため、ゲート回路10からは最下位ビットA0
が“0"のまま出力され、表示メモリ３へのアドレス信号
は“000"となる。そして、このアドレス信号“000"に対
応する表示データD0が表示メモリ３から読み出されてシ
フトレジスタ６に出力され、シリアルデータに変換され
て受信部側のシフトレジスタ31に送出される。受信部側
では、シフトレジスタ31により上記シリアルデータがパ
ラレルの表示データD0に戻されて表示ドライバ32に出力
され、当該アドレスに対応する７セグメント等の表示素
子が駆動されてダイナミック表示される。
ウントが開始されるが、この“0000"の最上位ビットQD
は“0"であるため、ゲート回路10からは最下位ビットA0
が“0"のまま出力され、表示メモリ３へのアドレス信号
は“000"となる。そして、このアドレス信号“000"に対
応する表示データD0が表示メモリ３から読み出されてシ
フトレジスタ６に出力され、シリアルデータに変換され
て受信部側のシフトレジスタ31に送出される。受信部側
では、シフトレジスタ31により上記シリアルデータがパ
ラレルの表示データD0に戻されて表示ドライバ32に出力
され、当該アドレスに対応する７セグメント等の表示素
子が駆動されてダイナミック表示される。
続いて、カウントが進んで“0001"になるとゲート回
路10からは“1"が出力され、アドレス信号は“001"とな
り、当該アドレス信号“001"に対応する表示データD1が
表示メモリ３から読み出され、受信部側にシリアル伝送
される。そして、カウントが進んで１フレーム目の最終
アドレスである“111"になるまでアドレスカウンタ９か
らの下位３ビットQA〜QCがアドレス信号として表示メモ
リ３に出力される。すなわち、第１表の上段および第４
図の順序Ａに示すように、表示データD0,D1,…,D7の順
でシフトレジスタ６に順次読み出される。
路10からは“1"が出力され、アドレス信号は“001"とな
り、当該アドレス信号“001"に対応する表示データD1が
表示メモリ３から読み出され、受信部側にシリアル伝送
される。そして、カウントが進んで１フレーム目の最終
アドレスである“111"になるまでアドレスカウンタ９か
らの下位３ビットQA〜QCがアドレス信号として表示メモ
リ３に出力される。すなわち、第１表の上段および第４
図の順序Ａに示すように、表示データD0,D1,…,D7の順
でシフトレジスタ６に順次読み出される。
一方、カウントが進んで次のフレーム（２フレーム
目）になると、アドレスカウンタ９のカウントは“100
0"になる。このとき、最上位ビットQDは“1"のため、ゲ
ート回路10からは最下位ビットQAが反転された状態で出
力される、すなわち、上記“1000"の場合、ゲート回路1
0からは最下位ビットA0が“0"に反転されて“1"で出力
され、アドレス信号は“001"になり、表示メモリ３から
は１フレーム目の順序とは異なり表示データD1がシフト
レジスタ６に読み出される。そして、カウントが進んで
“1001"になると、ゲート回路10によりアドレス信号は
“000"になり、表示メモリ３からは表示データD0がシフ
トレジスタ６に読み出される。
目）になると、アドレスカウンタ９のカウントは“100
0"になる。このとき、最上位ビットQDは“1"のため、ゲ
ート回路10からは最下位ビットQAが反転された状態で出
力される、すなわち、上記“1000"の場合、ゲート回路1
0からは最下位ビットA0が“0"に反転されて“1"で出力
され、アドレス信号は“001"になり、表示メモリ３から
は１フレーム目の順序とは異なり表示データD1がシフト
レジスタ６に読み出される。そして、カウントが進んで
“1001"になると、ゲート回路10によりアドレス信号は
“000"になり、表示メモリ３からは表示データD0がシフ
トレジスタ６に読み出される。
以下、アドレスカウンタ９のカウントが“1010"でア
ドレス信号Ａは“011"、カウントが“1011"でアドレス
信号は“010"になる。すなわち、２フレーム目ではアド
レスカウンタ９の２カウント毎にアドレス信号の順序が
入れ代わることになる。このため、第１表の下段および
第５図の順序Ｂに示すように、表示メモリからの隣同士
の表示データの順序が変わることになる。
ドレス信号Ａは“011"、カウントが“1011"でアドレス
信号は“010"になる。すなわち、２フレーム目ではアド
レスカウンタ９の２カウント毎にアドレス信号の順序が
入れ代わることになる。このため、第１表の下段および
第５図の順序Ｂに示すように、表示メモリからの隣同士
の表示データの順序が変わることになる。
この後、カウントが“1111"から“0000"に戻って３フ
レーム目になると、１フレーム目と同様アドレス信号は
元の順序Ａに戻り、このため、表示メモリ３からは表示
データD0,D1,…,D7の順で順次読み出されることにな
る。
レーム目になると、１フレーム目と同様アドレス信号は
元の順序Ａに戻り、このため、表示メモリ３からは表示
データD0,D1,…,D7の順で順次読み出されることにな
る。
従って、第６図に示すように、表示メモリ３から読み
出される表示データはフレーム毎に順序Ａ（第４図）と
順序Ｂ（第５図）とが交互に入れ代わることになる。
出される表示データはフレーム毎に順序Ａ（第４図）と
順序Ｂ（第５図）とが交互に入れ代わることになる。
続いて、本発明に係る伝送制御装置の送信部側を第７
図を用いて説明する。なお、第１図と同一符号が付され
たものは同一機能を果たすものである。
図を用いて説明する。なお、第１図と同一符号が付され
たものは同一機能を果たすものである。
アドレス生成部11はクロック信号に基づいてアドレス
を生成してアドレス順序制御部12に出力するものであ
る。アドレス順序制御部12は後述するエラー処理部13か
らのエラー信号に応じてアドレス生成部11から出力され
るアドレスを表示メモリ３あるいはキー入力メモリ４に
そのまま出力するか、アドレスの順序を変えて出力する
かを選択設定するものである。エラー処理部13は受信部
側からの受信エラー信号に基づいて受信部側の受信エラ
ーの有無を判断し、受信エラーであればハイ信号をエラ
ー信号としてアドレス順序制御部12に出力するものであ
る。
を生成してアドレス順序制御部12に出力するものであ
る。アドレス順序制御部12は後述するエラー処理部13か
らのエラー信号に応じてアドレス生成部11から出力され
るアドレスを表示メモリ３あるいはキー入力メモリ４に
そのまま出力するか、アドレスの順序を変えて出力する
かを選択設定するものである。エラー処理部13は受信部
側からの受信エラー信号に基づいて受信部側の受信エラ
ーの有無を判断し、受信エラーであればハイ信号をエラ
ー信号としてアドレス順序制御部12に出力するものであ
る。
続いて、上記アドレス生成部11およびアドレス順序制
御部12の具体的回路構成の一例を第８図を用いて説明す
る。なお、第２図と同一符号が付されたものは同一機能
を果たすものである。
御部12の具体的回路構成の一例を第８図を用いて説明す
る。なお、第２図と同一符号が付されたものは同一機能
を果たすものである。
アンド回路14はエラー処理部13からハイ信号（エラー
信号）が入力される間、アドレスカウンタ９の最上位ビ
ットQDからの出力をゲート回路10の一入力端に出力する
ものである。
信号）が入力される間、アドレスカウンタ９の最上位ビ
ットQDからの出力をゲート回路10の一入力端に出力する
ものである。
続いて、本発明に係る伝送制御装置の受信部側を示す
ブロック構成を第９図を用いて説明する。なお、第３図
と同一符号が付されたものは同一機能を果たすものであ
る。
ブロック構成を第９図を用いて説明する。なお、第３図
と同一符号が付されたものは同一機能を果たすものであ
る。
エラー処理部39はシフトレジスタ31からのデータに基
づいて受信エラーの有無を判断し、この受信ラーの有無
をシフトレジスタ35を通して送信部側に送信するととも
に、受信エラーが有る場合に表示ドライバ32に制御信号
を出力して表示を停止するようにしている。
づいて受信エラーの有無を判断し、この受信ラーの有無
をシフトレジスタ35を通して送信部側に送信するととも
に、受信エラーが有る場合に表示ドライバ32に制御信号
を出力して表示を停止するようにしている。
次に、第７図〜第９図に示す伝送制御装置の動作につ
いて第10図を用いて説明する。
いて第10図を用いて説明する。
すなわち、表示データが受信部側で正常に受信されて
いる場合は、受信エラー無しの信号がシフトレジスタ35
を通して送信部側に送信される。送信部側では、上記受
信エラー信号を受けてエラー処理部13からロー信号がア
ンド回路14に出力される。このため、アンド回路14はア
ドレスカウンタ９の最上位ビットQDの出力に関係なくゲ
ート回路10にロー信号、すなわち“0"を出力し、ゲート
回路10はアドレスカウンタ９の最下位ビットQAの出力を
そのまま出力する。すなわち、ビットA0〜A2からのアド
レス信号は“000",“001",…，“111"の順序で表示メモ
リ３に出力され、表示データD0,D1,…,D7が上述した第
４図の順序Ａに示す順序で表示メモリ３からシフトレジ
スタ６に順序読み出される。
いる場合は、受信エラー無しの信号がシフトレジスタ35
を通して送信部側に送信される。送信部側では、上記受
信エラー信号を受けてエラー処理部13からロー信号がア
ンド回路14に出力される。このため、アンド回路14はア
ドレスカウンタ９の最上位ビットQDの出力に関係なくゲ
ート回路10にロー信号、すなわち“0"を出力し、ゲート
回路10はアドレスカウンタ９の最下位ビットQAの出力を
そのまま出力する。すなわち、ビットA0〜A2からのアド
レス信号は“000",“001",…，“111"の順序で表示メモ
リ３に出力され、表示データD0,D1,…,D7が上述した第
４図の順序Ａに示す順序で表示メモリ３からシフトレジ
スタ６に順序読み出される。
一方、第10図に示すように、受信部側で、例えばフレ
ームＣのデータを受信しているときに受信エラーが発生
すると、この受信エラー有りの信号が送信部側に送信さ
れる。送信部側では、上記受信エラー信号を受けてエラ
ー処理部13からハイ信号（エラー信号）がアンド回路14
に出力される。このため、アンド回路14はアドレスカウ
ンタ９の最上位ビットQDの出力をそのままゲート回路10
に出力し、ゲート回路10はアドレス信号の順序をフレー
ム毎に変更する。すなわち、フレームＣ以後のフレーム
では上述した第６図と同様に、表示メモリ３から読み出
される表示データがフレーム毎に順序Ａ（第４図）と順
序Ｂ（第５図）とに交互に入れ代わることになる。
ームＣのデータを受信しているときに受信エラーが発生
すると、この受信エラー有りの信号が送信部側に送信さ
れる。送信部側では、上記受信エラー信号を受けてエラ
ー処理部13からハイ信号（エラー信号）がアンド回路14
に出力される。このため、アンド回路14はアドレスカウ
ンタ９の最上位ビットQDの出力をそのままゲート回路10
に出力し、ゲート回路10はアドレス信号の順序をフレー
ム毎に変更する。すなわち、フレームＣ以後のフレーム
では上述した第６図と同様に、表示メモリ３から読み出
される表示データがフレーム毎に順序Ａ（第４図）と順
序Ｂ（第５図）とに交互に入れ代わることになる。
この後、受信部側でデータが再び正常に受信され、受
信エラー無しの信号が送信部側に送信されると、エラー
処理部13からの出力がハイ信号からロー信号に戻り、ア
ドレス信号は元の“000",“001",…，“111"の順序で表
示メモリ３に出力される。すなわち、順序Ａ（第４図）
で表示データD0,D1,…,D7が表示メモリ３からシフトレ
ジスタ６に順次読み出されることになる。
信エラー無しの信号が送信部側に送信されると、エラー
処理部13からの出力がハイ信号からロー信号に戻り、ア
ドレス信号は元の“000",“001",…，“111"の順序で表
示メモリ３に出力される。すなわち、順序Ａ（第４図）
で表示データD0,D1,…,D7が表示メモリ３からシフトレ
ジスタ６に順次読み出されることになる。
なお、本発明に係る伝送制御装置において、送信部側
は受信エラー有りの受信エラー信号を受けてから一定時
間だけ表示データの順序をフレーム毎に変えるようにし
てもよい。
は受信エラー有りの受信エラー信号を受けてから一定時
間だけ表示データの順序をフレーム毎に変えるようにし
てもよい。
また、受信部側での受信エラーの有無の判断は、例え
ば、データを送信する際にパリティビットを付加し、こ
のパリティビットに基づいてパリティ（受信エラー）チ
ェックを行ってもよく、送信する際に予め設定したエラ
ー検出用のデータを付加し、このエラー検出用データが
受信側で一致するかどうかにより判断してもよく、それ
以外の方法であってもよい。また、本発明はデータをパ
ラレル伝送するものであっても適用することができる。
ば、データを送信する際にパリティビットを付加し、こ
のパリティビットに基づいてパリティ（受信エラー）チ
ェックを行ってもよく、送信する際に予め設定したエラ
ー検出用のデータを付加し、このエラー検出用データが
受信側で一致するかどうかにより判断してもよく、それ
以外の方法であってもよい。また、本発明はデータをパ
ラレル伝送するものであっても適用することができる。
また、順序Ａおよび順序Ｂはそれぞれ第４図および第
５図に示す送信順序で限られるものではなく、データの
送信順序がフレーム毎に異なるものであれば他の順序で
あってもよい。さらに、送信するフレームは、第６図に
示す送信順序に限られるものではなく、例えばA,A,B,
…,A,A,Bのようにしてもよい。また、表示データの順序
は２個の入れ代えに限られるものではなく、例えば３個
の順番を変えるようにしてもよい。この場合、順序A,B
に別の順序を設けるようにしてもよい。
５図に示す送信順序で限られるものではなく、データの
送信順序がフレーム毎に異なるものであれば他の順序で
あってもよい。さらに、送信するフレームは、第６図に
示す送信順序に限られるものではなく、例えばA,A,B,
…,A,A,Bのようにしてもよい。また、表示データの順序
は２個の入れ代えに限られるものではなく、例えば３個
の順番を変えるようにしてもよい。この場合、順序A,B
に別の順序を設けるようにしてもよい。
本発明は、受信部側で受信エラーが生じるとデータの
送信順序を変更するので、送信データ周期と等しいノイ
ズが伝送中に発生しても、ノイズの周期と送信データの
周期とを異ならせることができ、ノイズの影響を低減す
ることができる。
送信順序を変更するので、送信データ周期と等しいノイ
ズが伝送中に発生しても、ノイズの周期と送信データの
周期とを異ならせることができ、ノイズの影響を低減す
ることができる。
第１図は本発明を説明するための伝送制御装置の送信部
側のブロック図、第２図は第１図のアドレス生成部の具
体的回路図、第３図は本発明を説明するための伝送制御
装置の受信部側のブロック図、第４図〜第６図は動作を
説明するためのタイミングチャート、第７図は本発明に
係る伝送制御装置の送信部側のブロック図、第８図は第
７図のアドレス生成部およびアドレス順序制御部の具体
的回路図、第９図は本発明に係る伝送制御装置の受信部
側のブロック図、第10図は本発明に係る伝送制御装置の
動作を説明するためのタイミングチャートである。 １……CPU、２……インターフェイス回路、３……表示
メモリ、４……キー入力メモリ、5,11……アドレス生成
部、6,8,31,35……シフトレジスタ、７……タイミング
生成部、９……アドレスカウンタ、10……ゲート回路、
12……アドレス順序制御部、13,38,39……エラー処理
部、14……アンド回路、32……表示ドライバ、33……タ
イミングコントローラ、34……キー入力バッファ、36…
…アドレスラッチ部、37……アドレスデコーダ。
側のブロック図、第２図は第１図のアドレス生成部の具
体的回路図、第３図は本発明を説明するための伝送制御
装置の受信部側のブロック図、第４図〜第６図は動作を
説明するためのタイミングチャート、第７図は本発明に
係る伝送制御装置の送信部側のブロック図、第８図は第
７図のアドレス生成部およびアドレス順序制御部の具体
的回路図、第９図は本発明に係る伝送制御装置の受信部
側のブロック図、第10図は本発明に係る伝送制御装置の
動作を説明するためのタイミングチャートである。 １……CPU、２……インターフェイス回路、３……表示
メモリ、４……キー入力メモリ、5,11……アドレス生成
部、6,8,31,35……シフトレジスタ、７……タイミング
生成部、９……アドレスカウンタ、10……ゲート回路、
12……アドレス順序制御部、13,38,39……エラー処理
部、14……アンド回路、32……表示ドライバ、33……タ
イミングコントローラ、34……キー入力バッファ、36…
…アドレスラッチ部、37……アドレスデコーダ。
Claims (1)
- 【請求項１】送信部と受信部間でデータを伝送する伝送
制御装置において、受信部は受信データに対する受信エ
ラーの有無を上記送信部に送信する送信手段を備え、送
信部は、上記受信部からの受信エラー信号を受信する受
信手段と、上記受信エラーの有無を判断する判断手段
と、複数の送信データを設定した順序で上記受信部に周
期的に送信する送信手段と、上記受信エラーが有れば上
記設定順序を変更する変更手段とを備えたことを特徴と
する伝送制御装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2224080A JP2532732B2 (ja) | 1990-08-23 | 1990-08-23 | 伝送制御装置 |
| US07/710,739 US5296851A (en) | 1990-06-08 | 1991-06-03 | Signal communication system |
| EP91305116A EP0460951A2 (en) | 1990-06-08 | 1991-06-06 | A signal communication system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2224080A JP2532732B2 (ja) | 1990-08-23 | 1990-08-23 | 伝送制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04104544A JPH04104544A (ja) | 1992-04-07 |
| JP2532732B2 true JP2532732B2 (ja) | 1996-09-11 |
Family
ID=16808248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2224080A Expired - Lifetime JP2532732B2 (ja) | 1990-06-08 | 1990-08-23 | 伝送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2532732B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5337514B2 (ja) * | 2009-02-05 | 2013-11-06 | 京セラドキュメントソリューションズ株式会社 | 画像形成装置 |
| JP5868838B2 (ja) * | 2012-12-26 | 2016-02-24 | 京セラドキュメントソリューションズ株式会社 | 画像形成装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6190543A (ja) * | 1984-10-11 | 1986-05-08 | Nec Corp | 誤り訂正方式 |
| JPS63181539A (ja) * | 1987-01-22 | 1988-07-26 | Nec Corp | 秘匿情報生成復元装置 |
-
1990
- 1990-08-23 JP JP2224080A patent/JP2532732B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6190543A (ja) * | 1984-10-11 | 1986-05-08 | Nec Corp | 誤り訂正方式 |
| JPS63181539A (ja) * | 1987-01-22 | 1988-07-26 | Nec Corp | 秘匿情報生成復元装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04104544A (ja) | 1992-04-07 |
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