JPH0133860B2 - - Google Patents
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- JPH0133860B2 JPH0133860B2 JP58114184A JP11418483A JPH0133860B2 JP H0133860 B2 JPH0133860 B2 JP H0133860B2 JP 58114184 A JP58114184 A JP 58114184A JP 11418483 A JP11418483 A JP 11418483A JP H0133860 B2 JPH0133860 B2 JP H0133860B2
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- 238000000034 method Methods 0.000 claims description 25
- 230000005540 biological transmission Effects 0.000 claims description 14
- 238000004148 unit process Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 15
- 239000000370 acceptor Substances 0.000 description 11
- 230000006870 function Effects 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000008676 import Effects 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Information Transfer Systems (AREA)
- Devices For Executing Special Programs (AREA)
- Small-Scale Networks (AREA)
- Communication Control (AREA)
- Multi Processors (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】
本発明は、デイジタル画像処理装置など、ひと
つデータを複数の演算モジユール間で転送し、所
定演算結果を高速で得ようとする場合に有効なデ
ータ転送制御方法に関する。
つデータを複数の演算モジユール間で転送し、所
定演算結果を高速で得ようとする場合に有効なデ
ータ転送制御方法に関する。
第１図は、２つの演算モジユールM1，M2間
を、データバス、たとえば標準的な入出力バスと
して使用されているGP・IB（ジエネラル・パー
パス・インターフエイス・バス）１により接続し
たもので、モジユールM1，M2の一方をソース、
他方をアクセプタとし、２本のハンドシエイクラ
イン２，３によつてデータ転送を行なう場合、次
のようにデータの授受がなされる。
を、データバス、たとえば標準的な入出力バスと
して使用されているGP・IB（ジエネラル・パー
パス・インターフエイス・バス）１により接続し
たもので、モジユールM1，M2の一方をソース、
他方をアクセプタとし、２本のハンドシエイクラ
イン２，３によつてデータ転送を行なう場合、次
のようにデータの授受がなされる。
第２図に示すように、Reply信号が“Ｌ”（低
レベル）にならなければ、ソースはデータを出し
たまま待つている。すなわち、Reply信号の立下
りは、「データ受取り準備完了」（ready for
data）を意味する。また、Reply信号が「Ｈ」で
なければ、ソースはつぎのデータが送れない。す
なわち、Reply信号の立上りは、「データ受取り
完了」（data accepted）を意味する。
レベル）にならなければ、ソースはデータを出し
たまま待つている。すなわち、Reply信号の立下
りは、「データ受取り準備完了」（ready for
data）を意味する。また、Reply信号が「Ｈ」で
なければ、ソースはつぎのデータが送れない。す
なわち、Reply信号の立上りは、「データ受取り
完了」（data accepted）を意味する。
この方法によつて、相互の演算モジユールM1，
M2の速度に応じたステツプ・バイ・ステツプの
データ授受が行なわれる。こうしたハンドシエイ
クライン２，３によつて、データ転送が行なえる
のは、ソースが１個で、アクセプタが１個の場合
に限られる。
M2の速度に応じたステツプ・バイ・ステツプの
データ授受が行なわれる。こうしたハンドシエイ
クライン２，３によつて、データ転送が行なえる
のは、ソースが１個で、アクセプタが１個の場合
に限られる。
複数のソースからの信号を、複数のアクセプタ
が受け取れるようにするためには、たとえば、第
３図に示すように、ソース側の演算モジユール
M1〜Mnと、アクセプタ側の演算モジユール
M1′〜Mo′との間を、それぞれsend信号とReply
信号のためのハンドシエイクラインで接続しなく
てはならない。
が受け取れるようにするためには、たとえば、第
３図に示すように、ソース側の演算モジユール
M1〜Mnと、アクセプタ側の演算モジユール
M1′〜Mo′との間を、それぞれsend信号とReply
信号のためのハンドシエイクラインで接続しなく
てはならない。
この場合は、たとえばソース側の演算モジユー
ルMi′から、アクセプタ側の演算モジユールMj′
にデータを転送するため、第４図に示すように、
すべてのアクセプタが「データ受取り準備完了」
となつた時に、その論理積（アンド）動作によつ
て、ソース側のモジユールMiからデータが転送
され、また「データ受取り完了」についても、演
算モジユールMj′からのReply信号は、Send信号
のｍ個の論理積動作をとつてから立下ることにな
る。
ルMi′から、アクセプタ側の演算モジユールMj′
にデータを転送するため、第４図に示すように、
すべてのアクセプタが「データ受取り準備完了」
となつた時に、その論理積（アンド）動作によつ
て、ソース側のモジユールMiからデータが転送
され、また「データ受取り完了」についても、演
算モジユールMj′からのReply信号は、Send信号
のｍ個の論理積動作をとつてから立下ることにな
る。
こうしたクロスバー型の２線式ハンドシエイク
ラインの方法では、データバス以外の配線が多
く、しかも、モジユールを追加して接続すること
が困難である。また、ソースとアクセプタとを指
定して、ハンドシエイクをとるため、１回線のバ
スラインでは、これら複数の演算モジユールによ
るパイプライン処理が行なえないという欠点があ
つた。
ラインの方法では、データバス以外の配線が多
く、しかも、モジユールを追加して接続すること
が困難である。また、ソースとアクセプタとを指
定して、ハンドシエイクをとるため、１回線のバ
スラインでは、これら複数の演算モジユールによ
るパイプライン処理が行なえないという欠点があ
つた。
本発明は、このような点に鑑みなされたもの
で、複数の演算モジユール間のハンドシエイク
を、１回路のハンドシエイクラインによつて連結
させ、１回線のデータバスラインを共有する複数
の演算モジユール間で高速に、かつ、送受信相手
並びに送受信順序をプログラマブルにデータを転
送するようにしたデータ転送制御方法を提供する
ものである。
で、複数の演算モジユール間のハンドシエイク
を、１回路のハンドシエイクラインによつて連結
させ、１回線のデータバスラインを共有する複数
の演算モジユール間で高速に、かつ、送受信相手
並びに送受信順序をプログラマブルにデータを転
送するようにしたデータ転送制御方法を提供する
ものである。
すなわち、データバスラインを共有する複数の
演算モジユールのソース側とアクセプタ側とを、
予め組み合せて時分割でバスラインを使用し、ソ
ース側からは、データ送り出し準備完了信号
（Data Send Ready、以企DSRという。）を、ま
た、アクセプタ側からは、データ受取り準備完了
信号（Data Accept Ready、以下DARという。）
を、相互にゲート回路を形成する１本のハンドシ
エイクラインに出力し、そのハンドシエイクライ
ン上で、DSRとDARの論理積をとることにより、
ソース側とアクセプタ側は、それぞれDSRと
DARの一致を読み取り、データの転送を行なう
ようにしている。
演算モジユールのソース側とアクセプタ側とを、
予め組み合せて時分割でバスラインを使用し、ソ
ース側からは、データ送り出し準備完了信号
（Data Send Ready、以企DSRという。）を、ま
た、アクセプタ側からは、データ受取り準備完了
信号（Data Accept Ready、以下DARという。）
を、相互にゲート回路を形成する１本のハンドシ
エイクラインに出力し、そのハンドシエイクライ
ン上で、DSRとDARの論理積をとることにより、
ソース側とアクセプタ側は、それぞれDSRと
DARの一致を読み取り、データの転送を行なう
ようにしている。
さらに、データバスラインを時分割使用するた
め、ソース側とアクセプタ側の組み合せを予め定
めることができ、しかも、データ授受の順序も予
め定めることができる。
め、ソース側とアクセプタ側の組み合せを予め定
めることができ、しかも、データ授受の順序も予
め定めることができる。
以下、本発明方法を具体的実施例に基き詳述す
る。
る。
第５図は、６個の演算モジユールＡ〜Ｆを用い
てデータ処理するシステムにおけるデータの流れ
のモデルを示すもので、モジユールＡで発生した
データはモジユールＢに送られて処理され、その
処理結果は、さらにモジユールＣとモジユールＤ
にパラレル転送され、処理される。
てデータ処理するシステムにおけるデータの流れ
のモデルを示すもので、モジユールＡで発生した
データはモジユールＢに送られて処理され、その
処理結果は、さらにモジユールＣとモジユールＤ
にパラレル転送され、処理される。
モジユールＣで処理されたデータは、モジユー
ルＥに転送され、モジユールＤで処理されたデー
タはモジユールＦに転送される。
ルＥに転送され、モジユールＤで処理されたデー
タはモジユールＦに転送される。
本発明方法は、上記モデルのようなデータの流
れをもつシステムに適合するデータ転送を行なわ
せるもので、第６図は、第５図のシステムを、本
発明方法を実施するべく構成したハードウエアの
ブロツク図である。
れをもつシステムに適合するデータ転送を行なわ
せるもので、第６図は、第５図のシステムを、本
発明方法を実施するべく構成したハードウエアの
ブロツク図である。
各モジユールＡ〜Ｆは、ビツトパラレルのデー
タを乗せることのできる１回線のデータバス１１
に共通接続され、かつ、各モジユールＡ〜Ｆは、
データバス１１と平行する各１回路の、ハンドシ
エイクライン１２、ハンドシエイククロツクライ
ン１３、プリセツトデータライン１４に共通に接
続されている。なお、各ライン１１，１２，１
３，１４のコモングランドラインはデータバスに
含まれる。
タを乗せることのできる１回線のデータバス１１
に共通接続され、かつ、各モジユールＡ〜Ｆは、
データバス１１と平行する各１回路の、ハンドシ
エイクライン１２、ハンドシエイククロツクライ
ン１３、プリセツトデータライン１４に共通に接
続されている。なお、各ライン１１，１２，１
３，１４のコモングランドラインはデータバスに
含まれる。
第７図は、各演算モジユールＡ〜Ｆに同一の回
路構成をもつて設けられ、本発明方法によつて制
御されるデータ転送制御回路の具体的な一例を、
演算モジユールＢのものを代表して示すものであ
る。
路構成をもつて設けられ、本発明方法によつて制
御されるデータ転送制御回路の具体的な一例を、
演算モジユールＢのものを代表して示すものであ
る。
なお、送受信相互の動作の説明上、図示されな
いモジユールＡ，Ｃ〜Ｆの回路については、回路
の素子を示す数字符号に、各モジユールの英字符
号を附設して説明する。
いモジユールＡ，Ｃ〜Ｆの回路については、回路
の素子を示す数字符号に、各モジユールの英字符
号を附設して説明する。
演算モジユールＢにおいて、所要のデータ処理
機能をもつ演算回路２１Ｂは、入力ラツチ２２Ｂ
を介して、データバス１１からデータを取り込
み、出力ラツチ２３Ｂを介して、データバス１１
へデータを乗せるように接続されている。
機能をもつ演算回路２１Ｂは、入力ラツチ２２Ｂ
を介して、データバス１１からデータを取り込
み、出力ラツチ２３Ｂを介して、データバス１１
へデータを乗せるように接続されている。
演算回路２１Ｂ及び両ラツチ２２Ｂ，２３Ｂを
含む演算装置２４Ｂは、独自のクロツクで作動す
るマイクロコンピユータ等によつてデータ処理さ
れ、そのデータ処理に際して、適時のタイミング
で、DARとDSRをそれぞれの出力端子２５Ｂ，
２６Ｂヘレベル「Ｈ」をもつて出力する。
含む演算装置２４Ｂは、独自のクロツクで作動す
るマイクロコンピユータ等によつてデータ処理さ
れ、そのデータ処理に際して、適時のタイミング
で、DARとDSRをそれぞれの出力端子２５Ｂ，
２６Ｂヘレベル「Ｈ」をもつて出力する。
DAR端子２５ＢとDSR端子２６Ｂは、オープ
ンコレクタ型の出力端子をもつオアゲート２７
Ｂ，２８Ｂの一方の入力へ、それぞれに接続され
る。
ンコレクタ型の出力端子をもつオアゲート２７
Ｂ，２８Ｂの一方の入力へ、それぞれに接続され
る。
両オアゲート２７Ｂ，２８Ｂの出力は、ワイヤ
ードアンド接続２９Ｂを形成するように結線され
てハンドシエイクライン１２へ接続され、このハ
ンドシエイクライン１２は、適宜のところで、プ
ルアツプ素子３０を介してレベル“Ｈ”のライン
に接続されている。
ードアンド接続２９Ｂを形成するように結線され
てハンドシエイクライン１２へ接続され、このハ
ンドシエイクライン１２は、適宜のところで、プ
ルアツプ素子３０を介してレベル“Ｈ”のライン
に接続されている。
このオープンコレクタ出力型のオアーゲート２
７Ｂ，２８Ｂの出力におけるワイヤードアンド接
続２９Ｂとプルアツプ素子３０は、ハンドシエイ
クライン１２を介してワイヤードアンドゲート回
路を形成するとともに、他のモジユールＡ，Ｃ〜
Ｆにおけるワイヤードアンド接続２９Ａ，２９Ｃ
〜２９Ｆは、モジユールＢのアンドゲート回路か
ら見れば、ハンドシエイクライン１２を介してエ
キスパンドされたワイヤードアンドゲート回路を
構成していることになる。
７Ｂ，２８Ｂの出力におけるワイヤードアンド接
続２９Ｂとプルアツプ素子３０は、ハンドシエイ
クライン１２を介してワイヤードアンドゲート回
路を形成するとともに、他のモジユールＡ，Ｃ〜
Ｆにおけるワイヤードアンド接続２９Ａ，２９Ｃ
〜２９Ｆは、モジユールＢのアンドゲート回路か
ら見れば、ハンドシエイクライン１２を介してエ
キスパンドされたワイヤードアンドゲート回路を
構成していることになる。
後に説明する出力ラツチ２３Ｂもオープンコレ
クタ出力端子から出力され、ラツチ入力３２Ｂが
「Ｌ」レベルのときは、「Ｈ」レベルを出力してい
る。また、オアゲート２７Ｂ，２８Ｂを通常のソ
ースモードシンクモードのいずれをも出力できる
ゲート素子、又はスリーステート素子等を用いた
場合は、ソース出力を、ダイオードを逆極性に介
して、ハンドシエイクライン（エキスパンドコモ
ンライン）１２から遮断するようにした、ダイオ
ードアンドゲート回路を、ハンドシエイクライン
１２に形成してもよい。
クタ出力端子から出力され、ラツチ入力３２Ｂが
「Ｌ」レベルのときは、「Ｈ」レベルを出力してい
る。また、オアゲート２７Ｂ，２８Ｂを通常のソ
ースモードシンクモードのいずれをも出力できる
ゲート素子、又はスリーステート素子等を用いた
場合は、ソース出力を、ダイオードを逆極性に介
して、ハンドシエイクライン（エキスパンドコモ
ンライン）１２から遮断するようにした、ダイオ
ードアンドゲート回路を、ハンドシエイクライン
１２に形成してもよい。
ワイヤードアンド接続２９Ｂ、すなわちハンド
シエイクライン１２は、両ラツチ２２Ｂ，２３Ｂ
のラツチ制御入力端子３１Ｂ，３２Ｂへそれぞれ
設けられたアンドゲート３３Ｂ，３４Ｂの一方の
入力に、それぞれ接続されている。
シエイクライン１２は、両ラツチ２２Ｂ，２３Ｂ
のラツチ制御入力端子３１Ｂ，３２Ｂへそれぞれ
設けられたアンドゲート３３Ｂ，３４Ｂの一方の
入力に、それぞれ接続されている。
プリセツトデータライン１４は、該ラインに送
られるシリーズヒツトのデータの中から、自己、
例えばモジユールＢに予め定められた特定コード
を解釈して、プリセツトデータを取り込むシリア
ルインターフエイス３５Ｂに接続され、該インタ
ーフエイス３５Ｂは、取り込んだプリセツトデー
タをレジスタ３６Ｂに送り込む。
られるシリーズヒツトのデータの中から、自己、
例えばモジユールＢに予め定められた特定コード
を解釈して、プリセツトデータを取り込むシリア
ルインターフエイス３５Ｂに接続され、該インタ
ーフエイス３５Ｂは、取り込んだプリセツトデー
タをレジスタ３６Ｂに送り込む。
これらのプリセツトデータは、データをシリア
ルに出力することができる操作パネルまたはマイ
クロプロセツサ等から発信される。この具体的回
路は、周知のものを利用すればよく、また、本発
明の理解に直接関係がないので説明を省略する。
ルに出力することができる操作パネルまたはマイ
クロプロセツサ等から発信される。この具体的回
路は、周知のものを利用すればよく、また、本発
明の理解に直接関係がないので説明を省略する。
レジスタ３６Ｂは、シリアルに取り込まれたプ
リセツトデータを保持するとともに、そのデータ
をビツトパラレルに出力し、その出力データを分
割して、複数のコンパレータ３７Ｂ，３８Ｂ，３
９Ｂに与える。
リセツトデータを保持するとともに、そのデータ
をビツトパラレルに出力し、その出力データを分
割して、複数のコンパレータ３７Ｂ，３８Ｂ，３
９Ｂに与える。
プリセツトデータは、各モジユール単位に予め
定め、その内容は、時分割で使用するデータバス
１１の時分割周期（以下バスサイクルとする）Ｔ
内にデータの転送が行なわれる回数Ｓと、バスサ
イクルＴ中、時分割部分に附設された番号をもつ
て割り当てられる。
定め、その内容は、時分割で使用するデータバス
１１の時分割周期（以下バスサイクルとする）Ｔ
内にデータの転送が行なわれる回数Ｓと、バスサ
イクルＴ中、時分割部分に附設された番号をもつ
て割り当てられる。
データ送信タイミング番号ｎ並びにデータ受信
タイミング番号ｍとを、それぞれにバイナリーコ
ードで表わし、かつそれらをシリースに並べたデ
ータとしてある。
タイミング番号ｍとを、それぞれにバイナリーコ
ードで表わし、かつそれらをシリースに並べたデ
ータとしてある。
例えば、第５図のモデルにおいては、データを
転送する機会が、４回必要とされるためＳ＝４と
し、かつ送受信のタイミングを交信相手によつて
定めるｎ，ｍは、たとえば以下のようになる。
転送する機会が、４回必要とされるためＳ＝４と
し、かつ送受信のタイミングを交信相手によつて
定めるｎ，ｍは、たとえば以下のようになる。
モジユールＡ Ｓ＝４ nA＝MAX mA＝０
Ｂ Ｓ＝４ nB＝０ mB＝３
Ｃ Ｓ＝４ nC＝３ mC＝２
Ｄ Ｓ＝４ nD＝３ mD＝１
Ｅ Ｓ＝４ nE＝２ mE＝MAX
Ｆ Ｓ＝４ nF＝１ mF＝MAX
なお、モジユールＡは外部から信号を受けとる
（一種のＩ／Ｏインターフエイス）又はモジユー
ルＡ内部から信号を発生するための受信機会を必
要とせず、受信タイミングを定める値ｎはＳの値
より大きな値、例えばＳの取り得る値の最大値Ｓ
＝MAXを設定してある。
（一種のＩ／Ｏインターフエイス）又はモジユー
ルＡ内部から信号を発生するための受信機会を必
要とせず、受信タイミングを定める値ｎはＳの値
より大きな値、例えばＳの取り得る値の最大値Ｓ
＝MAXを設定してある。
同じく、モジユールＥ，ＦにおけるmE＝
MAX、mF＝MAXも同様に、外部に信号を送り
出す（１種のＩ／Ｏインターフエイス）又はモジ
ユールＥ，Ｆ内部に信号を蓄わえるため、送信機
会が不要で、受信タイミングが与えられていな
い。
MAX、mF＝MAXも同様に、外部に信号を送り
出す（１種のＩ／Ｏインターフエイス）又はモジ
ユールＥ，Ｆ内部に信号を蓄わえるため、送信機
会が不要で、受信タイミングが与えられていな
い。
また、モジユールＡに設けられた第７図に示す
ようなデータ転送制御回路において、コンパレー
タ３８Ｂ、アンドゲート３３Ｂ、入力クラツチ２
２Ｂ、インバータ４１Ｂ、オアゲート２７Ｂを取
り去つた構成をとつておけば、モジユールＡの受
信タイミングnAは、設定する必要がなくなる。
ようなデータ転送制御回路において、コンパレー
タ３８Ｂ、アンドゲート３３Ｂ、入力クラツチ２
２Ｂ、インバータ４１Ｂ、オアゲート２７Ｂを取
り去つた構成をとつておけば、モジユールＡの受
信タイミングnAは、設定する必要がなくなる。
同様に、モジユールＥ，Ｆについては、送信す
る必要がないので、第７図のコンパレータ３９
Ｂ、アンドゲート３４Ｂ、出力クラツチ２３Ｂ、
インバータ４２Ｂ、オアゲート２８Ｂは不要であ
り、取り去ることができる。そしてこの場合に
は、mE，mFは設定する必要がない。
る必要がないので、第７図のコンパレータ３９
Ｂ、アンドゲート３４Ｂ、出力クラツチ２３Ｂ、
インバータ４２Ｂ、オアゲート２８Ｂは不要であ
り、取り去ることができる。そしてこの場合に
は、mE，mFは設定する必要がない。
プリセツトデーターを与える方法として、プリ
セツトデータライン１４は複数本のラインにして
もよいし、１本のラインとしてもよい。１本のラ
インにするときは、多数のビツト列に、一部にデ
ータの取り得ないビツトを与え、そのビツトか
ら、一定のビツト数からデータを与えるような方
法でもよい。
セツトデータライン１４は複数本のラインにして
もよいし、１本のラインとしてもよい。１本のラ
インにするときは、多数のビツト列に、一部にデ
ータの取り得ないビツトを与え、そのビツトか
ら、一定のビツト数からデータを与えるような方
法でもよい。
例えば、データとして、16進信号は、通常４ビ
ツトであるが、特に１ビツト余分に追加して、５
ビツトとしておき、データは必ず５ビツトめを
「Ｌ」とし、特定ビツトは５ビツトを全て「Ｈ」
とするようにすれば、特定ビツトとデータビツト
とは判別し得る。すなわち、「Ｌ」ビツトの後、
「Ｈ」ビツトが５コ続けば、プリセツト用の特定
ビツトとする。そして「Ｌ」ビツトの後、「Ｈ」
ビツトが10コ続けば、カウント開始用の特定ビツ
ト（CE）とすることができる。そして、この特
定ビツトの後に続くデータビツトがレジスタ３６
にとり込まれて、モジユール選択ビツト、コンパ
レータデータ又はカウント開始信号となる。
ツトであるが、特に１ビツト余分に追加して、５
ビツトとしておき、データは必ず５ビツトめを
「Ｌ」とし、特定ビツトは５ビツトを全て「Ｈ」
とするようにすれば、特定ビツトとデータビツト
とは判別し得る。すなわち、「Ｌ」ビツトの後、
「Ｈ」ビツトが５コ続けば、プリセツト用の特定
ビツトとする。そして「Ｌ」ビツトの後、「Ｈ」
ビツトが10コ続けば、カウント開始用の特定ビツ
ト（CE）とすることができる。そして、この特
定ビツトの後に続くデータビツトがレジスタ３６
にとり込まれて、モジユール選択ビツト、コンパ
レータデータ又はカウント開始信号となる。
これらのことは、公知の技術を用いればよく、
本発明の目的でないので、これ以上の詳述はしな
い。またプリセツトデータは、操作卓と直結し
て、デイジタルスイツチ等より入力させてもよ
い。
本発明の目的でないので、これ以上の詳述はしな
い。またプリセツトデータは、操作卓と直結し
て、デイジタルスイツチ等より入力させてもよ
い。
カウンタ４０Ｂは、ハンドシエイククロツクラ
イン１３にクロツク入力端子Ｃが接続され、その
カウンタ４０Ｂの計数値は、各コンパレータ３７
Ｂ，３８Ｂ，３９Ｂにパラレルに与えられる。
イン１３にクロツク入力端子Ｃが接続され、その
カウンタ４０Ｂの計数値は、各コンパレータ３７
Ｂ，３８Ｂ，３９Ｂにパラレルに与えられる。
値Ｓがプリセツトされたコンパレータ３７Ｂ
は、その一致出力をカウンタ４０Ｂのリセツト端
子に与え、このカウンタ４０Ｂとコンパレータ３
７Ｂは、プログラマブルなＳ進カウンタを形成し
ている。
は、その一致出力をカウンタ４０Ｂのリセツト端
子に与え、このカウンタ４０Ｂとコンパレータ３
７Ｂは、プログラマブルなＳ進カウンタを形成し
ている。
値nBがプリセツトされたコンパレータ３８Ｂ
は、その一致出力を、アンドゲート３３Ｂの他方
の入力へ与えるとともに、インバータ４１Ｂを介
して、オアゲート２７Ｂの他方の入力へ与える。
は、その一致出力を、アンドゲート３３Ｂの他方
の入力へ与えるとともに、インバータ４１Ｂを介
して、オアゲート２７Ｂの他方の入力へ与える。
値mBがプリセツトされたコンパレータ３９Ｂ
は、その一致出力をアンドゲート３４Ｂの他方の
入力へ与えるとともに、インバータ４２Ｂを介し
て、オアゲート２８Ｂの他方の入力へ与える。
は、その一致出力をアンドゲート３４Ｂの他方の
入力へ与えるとともに、インバータ４２Ｂを介し
て、オアゲート２８Ｂの他方の入力へ与える。
両コンパレータ３８Ｂ，３９Ｂの一致出力は
「Ｈ」レベルをもつて出力され、これにより、カ
ウンタ４０Ｂの値が、両コンパレータ３８Ｂ，３
９Ｂのプリセツト値nB，mB以外のときは、両イ
ンバータ４１Ｂ，４２Ｂが「Ｈ」レベルを出力す
る。そのため、オアゲート２７Ｂ，２８Ｂは、
DAR又はDSRの出力レベルにかかわりなく、ハ
ンドシエイクライン１２へは、常に「Ｈ」レベル
で出力している。そして、コンパレータ３８Ｂ，
３９Ｂのいずれかが、一致出力の「Ｈ」レベルを
出力するときのみ、ハンドシエイクライン１２に
は、DAR又はDSRの信号レベルが反映される。
「Ｈ」レベルをもつて出力され、これにより、カ
ウンタ４０Ｂの値が、両コンパレータ３８Ｂ，３
９Ｂのプリセツト値nB，mB以外のときは、両イ
ンバータ４１Ｂ，４２Ｂが「Ｈ」レベルを出力す
る。そのため、オアゲート２７Ｂ，２８Ｂは、
DAR又はDSRの出力レベルにかかわりなく、ハ
ンドシエイクライン１２へは、常に「Ｈ」レベル
で出力している。そして、コンパレータ３８Ｂ，
３９Ｂのいずれかが、一致出力の「Ｈ」レベルを
出力するときのみ、ハンドシエイクライン１２に
は、DAR又はDSRの信号レベルが反映される。
さらに、コンパレータ３８Ｂの方が一致出力の
「Ｈ」レベルを出力するとき、DARが「Ｈ」レベ
ルであれば、そして他の全モジユールも「Ｈ」レ
ベルを出力していれば、ハンドシエイクライン１
２が「Ｈ」レベルであり、アンドゲート３３Ｂは
「Ｈ」レベルを出力して、ラツチ２２Ｂがデータ
パス１１から、そのとき、バスへ乗つているデー
タ、すなわち他のモジユールがデータバスに送り
出しているデータを取り込む。
「Ｈ」レベルを出力するとき、DARが「Ｈ」レベ
ルであれば、そして他の全モジユールも「Ｈ」レ
ベルを出力していれば、ハンドシエイクライン１
２が「Ｈ」レベルであり、アンドゲート３３Ｂは
「Ｈ」レベルを出力して、ラツチ２２Ｂがデータ
パス１１から、そのとき、バスへ乗つているデー
タ、すなわち他のモジユールがデータバスに送り
出しているデータを取り込む。
また、コンパレータ３９Ｂの方が一致出力の
「Ｈ」レベルを出力するとき、DSRが「Ｈ」レベ
ルであれば、そして他の全モジユールも「Ｈ」レ
ベルを出力していれば、ハンドシエイクライン１
２が「Ｈ」レベルであり、アンドゲート３４Ｂは
「Ｈ」レベルを出力し、ラツチ２３Ｂは、演算回
路２１Ｂからそのときのデータをラツチして、そ
のデータをデータパス１１へ送り出している。
「Ｈ」レベルを出力するとき、DSRが「Ｈ」レベ
ルであれば、そして他の全モジユールも「Ｈ」レ
ベルを出力していれば、ハンドシエイクライン１
２が「Ｈ」レベルであり、アンドゲート３４Ｂは
「Ｈ」レベルを出力し、ラツチ２３Ｂは、演算回
路２１Ｂからそのときのデータをラツチして、そ
のデータをデータパス１１へ送り出している。
この際に、DAR，DSRの両方又はいずれか一
方が「Ｌ」レベルにあつて、受信又は送信の態勢
が整つていないときは、その「Ｌ」レベルがハン
ドシエイクライン１２へ反映されて、該ハンドシ
エイクライン１２を「Ｌ」レベルに落とし、それ
により、アンドゲート３３Ｂ，３４Ｂ並びに交信
相手のモジユールＸ（ただしＸ＝Ａ、Ｃ、Ｄ、Ｅ、
Ｆ）のアンドゲート３３Ｘ，３４Ｘを閉じ、相互
にデータの交信は行なわれない。
方が「Ｌ」レベルにあつて、受信又は送信の態勢
が整つていないときは、その「Ｌ」レベルがハン
ドシエイクライン１２へ反映されて、該ハンドシ
エイクライン１２を「Ｌ」レベルに落とし、それ
により、アンドゲート３３Ｂ，３４Ｂ並びに交信
相手のモジユールＸ（ただしＸ＝Ａ、Ｃ、Ｄ、Ｅ、
Ｆ）のアンドゲート３３Ｘ，３４Ｘを閉じ、相互
にデータの交信は行なわれない。
上述の如く、第７図の実施例においては、送り
出し側の演算モジユールのmXと、受けとり側の
演算モジユールnX′の設定値が、同じ数値である
演算モジユール間で、ハンドシエイクライン１２
をＨとなるようにすることにより、１本のハンド
シエイクラインで、データの送信、受信がなされ
る。
出し側の演算モジユールのmXと、受けとり側の
演算モジユールnX′の設定値が、同じ数値である
演算モジユール間で、ハンドシエイクライン１２
をＨとなるようにすることにより、１本のハンド
シエイクラインで、データの送信、受信がなされ
る。
その条件として、送り出し側のmXと、受けと
り側のnX′の設定値が同じであること、さらに、
送り出し側演算モジユールでは、DSRを「Ｈ」
としていること、受けとり側演算モジユールで
は、DARを「Ｈ」としていること、かつ、送信
受信を行なわない演算モジユールでは、両コンパ
レータ３８，３９がいずれもmX，nX′でないこ
と、値Ｓは、各演算モジユールとも同じ数値であ
ること、カウンタ４０は、各演算モジユールとも
同じ数値を示していることが肝要である。
り側のnX′の設定値が同じであること、さらに、
送り出し側演算モジユールでは、DSRを「Ｈ」
としていること、受けとり側演算モジユールで
は、DARを「Ｈ」としていること、かつ、送信
受信を行なわない演算モジユールでは、両コンパ
レータ３８，３９がいずれもmX，nX′でないこ
と、値Ｓは、各演算モジユールとも同じ数値であ
ること、カウンタ４０は、各演算モジユールとも
同じ数値を示していることが肝要である。
そして、DARとDSRは、ハンドシエイクライ
ン１２上で論理積（AND）されたものとして反
映されることになる。
ン１２上で論理積（AND）されたものとして反
映されることになる。
第８Ａ図、第８Ｂ図は、上述の要領をもつて、
第７図の回路で制御される第５図モデルのデータ
転送におけるそれぞれが異るデータ転送要領を示
すタイムチヤートである。
第７図の回路で制御される第５図モデルのデータ
転送におけるそれぞれが異るデータ転送要領を示
すタイムチヤートである。
データ転送を行なうためには、前述したプリセ
ツトが必要となるが、これは信号線１４を通し
て、データ転送に先立つて行なわれる。
ツトが必要となるが、これは信号線１４を通し
て、データ転送に先立つて行なわれる。
第８Ａ図、第８Ｂ図は、プレセツトされたあと
のデータ転送タイミングを示すものであり、信号
線１４における波形は、特に示していない。
のデータ転送タイミングを示すものであり、信号
線１４における波形は、特に示していない。
第８Ａ図、第８Ｂ図では、それぞれ最上段にハ
ンドシエイクライン用クロツク信号１３をしめし
てあり、このクロツクの立上りで、カウンタ４０
Ａ〜４０Ｆがインクリメントされる。
ンドシエイクライン用クロツク信号１３をしめし
てあり、このクロツクの立上りで、カウンタ４０
Ａ〜４０Ｆがインクリメントされる。
また、最下段には、ハンドシエイクライン１２
の波形を示し、この信号がハイレベルのとき、デ
ータの転送が行なわれる。
の波形を示し、この信号がハイレベルのとき、デ
ータの転送が行なわれる。
第８Ａ図について説明すると、ハンドシエイク
同期クロツク「０」のときデータがモジユールＡ
から出力され、モジユールＢに入力される。モジ
ユールＢでは、受け取つたデータを演算して、そ
の演算のスループツトの後、ハンドシエイク同期
クロツク「３」のとき、演算済みデータを出力
し、モジユールＣ及びＤは、このデータを受けと
る。
同期クロツク「０」のときデータがモジユールＡ
から出力され、モジユールＢに入力される。モジ
ユールＢでは、受け取つたデータを演算して、そ
の演算のスループツトの後、ハンドシエイク同期
クロツク「３」のとき、演算済みデータを出力
し、モジユールＣ及びＤは、このデータを受けと
る。
他も同様に考案される。
以下同様にして、このチヤートに従つてモジユ
ールＣ〜Ｆでのデータ演算処理が行なわれる。
ールＣ〜Ｆでのデータ演算処理が行なわれる。
この両図のタイムチヤートにおいては、各演算
Ａ〜Ｆにおけるいずれか最大のスループツトが、
ハンドシエイク同期クロツクの２又は３周期以内
になるように、同期クロツクの周波数を選んで、
１バスサイクルＴの間に、最大３ツの演算が並列
して行なうことができ、かつ、データの授受は、
１バスサイクルＴの間に最大４回行うことができ
るようになつている。
Ａ〜Ｆにおけるいずれか最大のスループツトが、
ハンドシエイク同期クロツクの２又は３周期以内
になるように、同期クロツクの周波数を選んで、
１バスサイクルＴの間に、最大３ツの演算が並列
して行なうことができ、かつ、データの授受は、
１バスサイクルＴの間に最大４回行うことができ
るようになつている。
第８Ａ図示の実施例においては、各モジユール
Ａ〜Ｆのスループツトを考慮して、入出力タイミ
ングを決定する必要がある。
Ａ〜Ｆのスループツトを考慮して、入出力タイミ
ングを決定する必要がある。
たとえば、モジユールＢには、「１／2T」のス
ループツトが必要であるのに対し、モジユールＤ
は、「１／4T」のスループツトしか必要としな
い。
ループツトが必要であるのに対し、モジユールＤ
は、「１／4T」のスループツトしか必要としな
い。
したがつて、スループツトの長い演算モジユー
ルを多数組み合せた場合、あるいは、よい数多く
の演算モジユールを使用する場合、この実施例で
は、バスサイクルＴを長くとる必要がある。
ルを多数組み合せた場合、あるいは、よい数多く
の演算モジユールを使用する場合、この実施例で
は、バスサイクルＴを長くとる必要がある。
このような場合の対応策の一例としては、第７
図の演算ブロツク２１Ｂが、演算結果をラツチす
る回路を予め備えたものを用いることが考えられ
る。
図の演算ブロツク２１Ｂが、演算結果をラツチす
る回路を予め備えたものを用いることが考えられ
る。
この場合、演算処理されたデータは、上記の演
算ブロツク２１Ｂのラツチ回路にラツチされ、デ
ータ出力タイミングに同期して、２３Ｂへ移され
る。したがつて、出力用のデータが出力ラツチ２
３Ｂにある間も、次の入力データを受け入れて、
演算することができる。
算ブロツク２１Ｂのラツチ回路にラツチされ、デ
ータ出力タイミングに同期して、２３Ｂへ移され
る。したがつて、出力用のデータが出力ラツチ２
３Ｂにある間も、次の入力データを受け入れて、
演算することができる。
第８Ｂ図は、前記演算ブロツク２１Ｂがラツチ
回路を具備し、しかも各演算モジユールＡ〜Ｆの
スループツトがクロツク４個分の長さをもつ場合
の各演算モジユールＡ〜Ｆの動きを示している。
回路を具備し、しかも各演算モジユールＡ〜Ｆの
スループツトがクロツク４個分の長さをもつ場合
の各演算モジユールＡ〜Ｆの動きを示している。
各演算モジユールＡ〜Ｆに割り当てされた送受
信タイミングは、次のようになる。
信タイミングは、次のようになる。
モジユールＡ Ｓ＝４ nA＝MAX mA＝０
Ｂ Ｓ＝４ nB＝０ mB＝１
Ｃ Ｓ＝４ nC＝１ mC＝２
Ｄ Ｓ＝４ nD＝１ mD＝３
Ｅ Ｓ＝４ nE＝２ mE＝MAX
Ｆ Ｓ＝４ nF＝３ mF＝MAX
第８Ｂ図について説明すると、カウンタ３７Ｂ
の計数値Ｓが「０」のとき、演算モジユールＡか
らデータ１が出力され、演算モジユールＢに取り
込まれる。演算モジユールＢでは、計数値Ｓが
「１」から次の「０」までの間に、データ１に演
算処理を行ない、その結果と、前記演算ブロツク
２１Ｂのラツチ回路に取り込んでおく。
の計数値Ｓが「０」のとき、演算モジユールＡか
らデータ１が出力され、演算モジユールＢに取り
込まれる。演算モジユールＢでは、計数値Ｓが
「１」から次の「０」までの間に、データ１に演
算処理を行ない、その結果と、前記演算ブロツク
２１Ｂのラツチ回路に取り込んでおく。
また計数値Ｓが「０」のタイミングでは、デー
タ２を演算モジユールＡから演算モジユールＢが
受け取る。
タ２を演算モジユールＡから演算モジユールＢが
受け取る。
次の計数値Ｓが「１」のタイミングで、演算ブ
ロツク２１Ｂのラツチ回路からラツチ２３Ｂにデ
ータ１を移し、演算モジユールＣおよびＤに送り
出し、演算モジユールＣ、モジユールＤは、デー
タ１を受け取る。以下も同様である。
ロツク２１Ｂのラツチ回路からラツチ２３Ｂにデ
ータ１を移し、演算モジユールＣおよびＤに送り
出し、演算モジユールＣ、モジユールＤは、デー
タ１を受け取る。以下も同様である。
ここで、第８Ａ図と異なるのは、演算ブロツク
２１Ｂのラツチ回路がデータ１を保持した後は、
次のデータ２を取り込み、かつ、そのデータ２の
処理を行なうことができるため、実効的処理時間
が短縮して、第８Ａ図の実施例と同様に、クロツ
ク４個の周期Ｔの長さでバスサイクルＴが確保さ
れることである。
２１Ｂのラツチ回路がデータ１を保持した後は、
次のデータ２を取り込み、かつ、そのデータ２の
処理を行なうことができるため、実効的処理時間
が短縮して、第８Ａ図の実施例と同様に、クロツ
ク４個の周期Ｔの長さでバスサイクルＴが確保さ
れることである。
このように、第８Ｂ図の実施例では、データの
入出力タイミングは、各演算モジユールＡ〜Ｆの
スループツトをデータの転送時間に含めて考慮し
ないで、決定することができる。
入出力タイミングは、各演算モジユールＡ〜Ｆの
スループツトをデータの転送時間に含めて考慮し
ないで、決定することができる。
このため、複雑なシステムで、しかも、スルー
プツトが比較的長い演算モジユールＡ〜Ｆの、場
であつてもバスサイクルＴを、そのスループツト
と等しくすることができ、有効である。
プツトが比較的長い演算モジユールＡ〜Ｆの、場
であつてもバスサイクルＴを、そのスループツト
と等しくすることができ、有効である。
上述の実施例におけるプリセツトデータライン
１４は、各モジユールＡ〜Ｆのレジスタ３６Ａ〜
３６Ｆに、プリセツトデータ並びにスタート信号
を送り込むのに使用されるが、このプリセツトデ
ータライン１４の使用時期が、システムの初期化
時であつて、データ転送時は、実質的に不要なラ
インとなるため、ハンドシエイクライン１２と共
用することができ、制御ラインの数を少くするこ
とができる。
１４は、各モジユールＡ〜Ｆのレジスタ３６Ａ〜
３６Ｆに、プリセツトデータ並びにスタート信号
を送り込むのに使用されるが、このプリセツトデ
ータライン１４の使用時期が、システムの初期化
時であつて、データ転送時は、実質的に不要なラ
インとなるため、ハンドシエイクライン１２と共
用することができ、制御ラインの数を少くするこ
とができる。
さらに、上述の実施例においては、第８Ａ図、
及び第８Ｂ図に示す如く、データの入出力時間
が、常にＴ／Ｓで一定に定められるが、第５図モ
デルの如く、多数の演算モジユールＡ〜Ｆを利用
するシステムにおいては、それぞれの演算モジユ
ールＡ〜Ｆのスループツトが、長短入り雑つてい
ることが多い。
及び第８Ｂ図に示す如く、データの入出力時間
が、常にＴ／Ｓで一定に定められるが、第５図モ
デルの如く、多数の演算モジユールＡ〜Ｆを利用
するシステムにおいては、それぞれの演算モジユ
ールＡ〜Ｆのスループツトが、長短入り雑つてい
ることが多い。
そのため、特に第８Ａ図の実施例においては、
各演算モジユールＡ〜Ｆのスループツトに合せた
データ入出力転送時間をプログラマブルに定めう
るようにすることにより、システム全体のスルー
プツトの向上が望める。
各演算モジユールＡ〜Ｆのスループツトに合せた
データ入出力転送時間をプログラマブルに定めう
るようにすることにより、システム全体のスルー
プツトの向上が望める。
第９図は、データ転送時間を、それぞれのモジ
ユール間において、プログラマブルとした実施例
を示すもので、この実施例では、第７図に比べ
て、プリセツトデータの内容と、ハンドシエイク
クロツクの周波数と、コンパレータ３８Ｂ，３９
Ｂとが若干異なるが、その他は、同一である。
ユール間において、プログラマブルとした実施例
を示すもので、この実施例では、第７図に比べ
て、プリセツトデータの内容と、ハンドシエイク
クロツクの周波数と、コンパレータ３８Ｂ，３９
Ｂとが若干異なるが、その他は、同一である。
第９図の実施例におけるハンドシエイククロツ
クの周波数は、第８Ａ図の実施例に対して、10倍
以上としておく。
クの周波数は、第８Ａ図の実施例に対して、10倍
以上としておく。
受信タイミングを定めるコンパレータ３８′は、
ウインドウ型のコンパレータとし、ウインドウの
下限値nLと上限値nHとをもつて、受信の時期が定
められ、そのウインドウ幅（Ｗ＝nH−nL）をもつ
て受信時間が定められ、このウインドウ幅Ｗ内に
カウンタ４０の計数値があるとき、一致出力
「Ｈ」のレベルを出力するものとする。
ウインドウ型のコンパレータとし、ウインドウの
下限値nLと上限値nHとをもつて、受信の時期が定
められ、そのウインドウ幅（Ｗ＝nH−nL）をもつ
て受信時間が定められ、このウインドウ幅Ｗ内に
カウンタ４０の計数値があるとき、一致出力
「Ｈ」のレベルを出力するものとする。
同様に、送信タイミングを定めるコンパレータ
３９′もウインドウ型とし、ウインドウの下限値
mLと上限値mHとをもつて、送信時期とウインド
ウ（Ｗ＝mH−mL）による送信時間を定める。
３９′もウインドウ型とし、ウインドウの下限値
mLと上限値mHとをもつて、送信時期とウインド
ウ（Ｗ＝mH−mL）による送信時間を定める。
コンパレータ３７の値Ｓは、各モジユールＡ〜
Ｆのデータ送信に係るコンパレータ３９′の各ウ
インドウ幅の合計値に等しく設定しておく。
Ｆのデータ送信に係るコンパレータ３９′の各ウ
インドウ幅の合計値に等しく設定しておく。
しかして、両コンパレータ３８′，３９′のウイ
ンドウ幅Ｗを任意に設定することにより、各モジ
ユール間の送信時間を任意にプログラムしたデー
タ転送が行なえる。
ンドウ幅Ｗを任意に設定することにより、各モジ
ユール間の送信時間を任意にプログラムしたデー
タ転送が行なえる。
なお、両コンパレータ３８′，３９′の設定値
nL，nH並びにmL，mHは、プリセツトデータとし
て、プリセツトデータライン１４からシフトレジ
スタ３６に送られる。
nL，nH並びにmL，mHは、プリセツトデータとし
て、プリセツトデータライン１４からシフトレジ
スタ３６に送られる。
一方、本発明によるデータ転送方法によれば、
演算モジユールの追加並びに処理順序の変更及び
処理の休止が容易に行なえる。
演算モジユールの追加並びに処理順序の変更及び
処理の休止が容易に行なえる。
例えば、第１０図に示す如く、第５図のシステ
ム構成に、新たな演算モジユールＧを追加し、か
つデータの流れを図示の如く変更するには、単
に、プリセツトデータの内容を各演算モジユール
Ａ〜Ｇのブロツクに示す値Ｓ，ｎ，ｍとなるよう
に設定すればよい。
ム構成に、新たな演算モジユールＧを追加し、か
つデータの流れを図示の如く変更するには、単
に、プリセツトデータの内容を各演算モジユール
Ａ〜Ｇのブロツクに示す値Ｓ，ｎ，ｍとなるよう
に設定すればよい。
さらに、使用しない演算ブロツクは、nX，mX
をMAXに設定すればよい。
をMAXに設定すればよい。
第１１図は、データの流れをループしたシステ
ムモデルを示すもので、このようにデータの流れ
をループとした場合に、モジユールＢは、２通り
の演算処理が可能となる。
ムモデルを示すもので、このようにデータの流れ
をループとした場合に、モジユールＢは、２通り
の演算処理が可能となる。
モジユールＢの第１の演算処理は、１つのバス
サイクル内で、１回モジユールＢで処理してか
ら、モジユールＣに引き渡して処理し、それを再
びモジユールＢへフイードバツクし、次のバスサ
イクルでモジユールＡから引き渡されるデータに
モジユールＣのデータを加味して、モジユールＢ
が処理をする場合と、第２の演算処理は、モジユ
ールＢが２個分のモジユールとして機能し、実質
的には、フイドバツク効果をもたないデータ処理
をする場合とである。
サイクル内で、１回モジユールＢで処理してか
ら、モジユールＣに引き渡して処理し、それを再
びモジユールＢへフイードバツクし、次のバスサ
イクルでモジユールＡから引き渡されるデータに
モジユールＣのデータを加味して、モジユールＢ
が処理をする場合と、第２の演算処理は、モジユ
ールＢが２個分のモジユールとして機能し、実質
的には、フイドバツク効果をもたないデータ処理
をする場合とである。
第１２図は、上述のデータの流れをループにす
る実施例の要部回路図であり、この実施例におい
ては、第７図におけるコンパレータ３８Ｂ，３９
Ｂに相当するコンパレータが、それぞれ２組ず
つ、受信タイミング用コンパレータ３８1，３８
２、並びに送信タイミング用コンパレータ３９1，
３９2として備えている。
る実施例の要部回路図であり、この実施例におい
ては、第７図におけるコンパレータ３８Ｂ，３９
Ｂに相当するコンパレータが、それぞれ２組ず
つ、受信タイミング用コンパレータ３８1，３８
２、並びに送信タイミング用コンパレータ３９1，
３９2として備えている。
受信タイミング用コンパレータ３８1，３８2
は、それぞれの一致出力をオアゲート４３の両入
力へ、そのオアゲート４３の出力を、アンドゲー
ト３３並びにインバータ４１へ送る。
は、それぞれの一致出力をオアゲート４３の両入
力へ、そのオアゲート４３の出力を、アンドゲー
ト３３並びにインバータ４１へ送る。
送信タイミング用のコンパレータ３９1，３９2
も同様に、それぞれの一致出力を、オアゲート４
４の両入力へ、そのオアゲート４４の出力を、ア
ンドゲート３４並びにインバータ４２へ送る。
も同様に、それぞれの一致出力を、オアゲート４
４の両入力へ、そのオアゲート４４の出力を、ア
ンドゲート３４並びにインバータ４２へ送る。
プリセツトデータは、第９図におけるウインド
ウの下限値と上限値の組み合せと同様に、受信に
ついて２個のデータn1，n2を、送信について２個
のデータm1，m2をそれぞれに定め、それらの値
を、コンパレータ３７の設定値Ｓと組み合わせ
て、１ワードのデータとしてレジスタ３６へ保持
する。
ウの下限値と上限値の組み合せと同様に、受信に
ついて２個のデータn1，n2を、送信について２個
のデータm1，m2をそれぞれに定め、それらの値
を、コンパレータ３７の設定値Ｓと組み合わせ
て、１ワードのデータとしてレジスタ３６へ保持
する。
しかし、このデータ転送にループを形成する場
合、全べてのモジユールがループの対象となるも
のではない。そのため、全部モジユールを第１１
図の回路構成とした場合、不要なコンパレータを
もつものができ、かつ、プリセツトデータの語長
が不要に長くなる。
合、全べてのモジユールがループの対象となるも
のではない。そのため、全部モジユールを第１１
図の回路構成とした場合、不要なコンパレータを
もつものができ、かつ、プリセツトデータの語長
が不要に長くなる。
そこで、ループの対象となるモジユールＢの場
合には、第７図の実施例のものへ、他のモジユー
ル、例えば、追加モジユールＹに設けられるべき
インターフエイス３５Ｙとレジスタ３６Ｙ並びに
両コンパレータ３８Ｙ，３９ＹをモジユールＢに
設けて、第１１図と同様な回路をなし、プリセツ
トデータは第７図のものにモジユールＹを追加し
た場合と同様にすればよい。
合には、第７図の実施例のものへ、他のモジユー
ル、例えば、追加モジユールＹに設けられるべき
インターフエイス３５Ｙとレジスタ３６Ｙ並びに
両コンパレータ３８Ｙ，３９ＹをモジユールＢに
設けて、第１１図と同様な回路をなし、プリセツ
トデータは第７図のものにモジユールＹを追加し
た場合と同様にすればよい。
以上の各実施例においては、時分割で相互に割
り当てられた送信モジユールと受信モジユール間
で、同時にDARとDSRの一致が得られない場合
は、次のバスサイクルに、データの転送が持ち越
しになり、処理によつては、持ち時間が多くなる
ことがある。
り当てられた送信モジユールと受信モジユール間
で、同時にDARとDSRの一致が得られない場合
は、次のバスサイクルに、データの転送が持ち越
しになり、処理によつては、持ち時間が多くなる
ことがある。
第１３図は、DARとDSRの一致持ち機能を与
える実施例を示すもので、カウンタ４０のクロツ
ク入力ラインへ、アンドゲート４５を設けて、ア
ンドゲート４５の両入力をハンドシエイクライン
１２とハンドシエイククロツクライン１３へ接続
し、受信、送信するモジユールのDARとDSRの
いずれか一方が「Ｌ」レベルに落ちているとき、
カウンタ４０の計数を停止するようにする。
える実施例を示すもので、カウンタ４０のクロツ
ク入力ラインへ、アンドゲート４５を設けて、ア
ンドゲート４５の両入力をハンドシエイクライン
１２とハンドシエイククロツクライン１３へ接続
し、受信、送信するモジユールのDARとDSRの
いずれか一方が「Ｌ」レベルに落ちているとき、
カウンタ４０の計数を停止するようにする。
なお、ハンドシエイククロツクの発生部で、ク
ロツクの発生を、ハンドシエイクライン１２の信
号で行なわせても、同様な結果が得られる。
ロツクの発生を、ハンドシエイクライン１２の信
号で行なわせても、同様な結果が得られる。
以上の如く、本発明方法によれば、DSRと
DARを判定するタイミングがハンドシエイクク
ロツクにより同期化され、しかも、パスラインを
時分割で共用するハンドシエイクによるデータ転
送が効率的に行なえる。
DARを判定するタイミングがハンドシエイクク
ロツクにより同期化され、しかも、パスラインを
時分割で共用するハンドシエイクによるデータ転
送が効率的に行なえる。
例えば、アドレス発生、メモリ読み出し、デー
タ交換、メモリへの書き込み等の一速の演算を行
なうような演算モジユール間でのデータ転送を行
なうとき、メモリは読み出しと書き込みの両演算
モジユールに共有され、この場合、一方の演算モ
ジユールでメモリをアクセスしている間、他方の
演算モジユールはメモリをアクセスできず待期し
ていなくてはならない。
タ交換、メモリへの書き込み等の一速の演算を行
なうような演算モジユール間でのデータ転送を行
なうとき、メモリは読み出しと書き込みの両演算
モジユールに共有され、この場合、一方の演算モ
ジユールでメモリをアクセスしている間、他方の
演算モジユールはメモリをアクセスできず待期し
ていなくてはならない。
また、メモリから、例えばCRTなどへ表示を
させる場合でも、メモリへの書込みは、CRTの
表示プランキング時間にアクセスしなければなら
ず、同様にデータ転送にあたつては待期する必要
がある。本発明の方法では、こうした場合でも、
複雑なタイミングを用いることなく、しかも、制
御ラインの数を少くし、かつデータバスを共用し
て、簡単にパイプライン処理を行なうことができ
る。
させる場合でも、メモリへの書込みは、CRTの
表示プランキング時間にアクセスしなければなら
ず、同様にデータ転送にあたつては待期する必要
がある。本発明の方法では、こうした場合でも、
複雑なタイミングを用いることなく、しかも、制
御ラインの数を少くし、かつデータバスを共用し
て、簡単にパイプライン処理を行なうことができ
る。
一方、各演算モジユールは、入力と出力にラツ
チをもつているため、入力出力に要する時間を
（端めて）短時間とすることができ、ハンドシエ
イククロツクをより高周波として、各演算モジユ
ールのスループツトを考慮することなくデーター
の授受が行える。
チをもつているため、入力出力に要する時間を
（端めて）短時間とすることができ、ハンドシエ
イククロツクをより高周波として、各演算モジユ
ールのスループツトを考慮することなくデーター
の授受が行える。
前述の待機時間は、次のバスサイクル迄待つの
で待機時間Ｔを要したが、クロツクを高周波とす
ることにより、バスサイクルT′を、スループツ
トに比して極めて短時間T′とすることができ、
待期時間は、極めて短時間のバスサイクルT′を
要するのみとなり、長いバスサイクルＴに比し
て、極めて短かくなる。
で待機時間Ｔを要したが、クロツクを高周波とす
ることにより、バスサイクルT′を、スループツ
トに比して極めて短時間T′とすることができ、
待期時間は、極めて短時間のバスサイクルT′を
要するのみとなり、長いバスサイクルＴに比し
て、極めて短かくなる。
例えば、システムを流れるデータが大小の密度
を持つCRT表示等ブランキング時のみデータを
転送する場合には、各演算モジユールの入力ラツ
チの後段、出力ラツチの前段にフアーストインフ
アーストアウトのバツフアーメモリを内蔵させる
と、密度大のデータ処理時（ブランキング時）
は、特定の演算モジユール間において、短時間に
多数のデータの授受が行える。このことは、スル
ープツトが大きいときほど効果は大きい。
を持つCRT表示等ブランキング時のみデータを
転送する場合には、各演算モジユールの入力ラツ
チの後段、出力ラツチの前段にフアーストインフ
アーストアウトのバツフアーメモリを内蔵させる
と、密度大のデータ処理時（ブランキング時）
は、特定の演算モジユール間において、短時間に
多数のデータの授受が行える。このことは、スル
ープツトが大きいときほど効果は大きい。
また、コンパレータ３８，３９の設定値ｎ，ｍ
の設定は、授受したい演算モジユール間のｎとｍ
を同数値に設定すればよく、待ち時間を考慮する
必要が少くなる。
の設定は、授受したい演算モジユール間のｎとｍ
を同数値に設定すればよく、待ち時間を考慮する
必要が少くなる。
さらに、本発明方法を適用することにより、デ
ータを１個ずつ確実に同期転送すること等が容易
に行なえる。
ータを１個ずつ確実に同期転送すること等が容易
に行なえる。
第１図乃至第４図は、従来のデータ転送方法を
説明するための図で、第１図は、２線式ハンドル
エイクによるデータ転送のためのシステム構成
図、第２図は、第１図２線式のタイミング図、第
３図は、拡張されたクロスバー型のデータ転送の
ためのシステム構成図、第４図は、第３図クロス
バー型のタイミング図、第５図乃至第１３図は、
本発明方法の実施例を示すもので、第５図は、本
発明方法によつて制御されるシステムの複数の演
算モジユール間のデータの流れの１例を示すシス
テムモデル図、第６図、本発明方法によつて構成
されるシステムの各演算モジユール間の連結状態
を示すシステムブロツク図、第７図は、本発明方
法を具体的に実施するための回路の一例を、１つ
の演算モジユールで代表して示す電気回路図、第
８Ａ図は、第７図の回路をもつて、第５図モデル
のデータの流れを得るようにした実施例のデータ
授受に係るタイムチヤート、第８Ｂ図は、第７図
の演算ブロツクが出力にラツチ回路を具備するも
のとした実施例の第８Ａ図同様のタイムチヤー
ト、第９図は、他の実施例を示すもので、第７図
の要部変更変分の電気回路図、第１０図は、第５
図モデルに新たな演算モジユールを追加し、デー
タの流れを変更した新たなシステムのモデル図、
第１１図は、データの流れをループにしたシステ
ムのモデル図、第１２図は、第１１図のシステム
を実施するために、第７図の要部を変更した別の
実施例の電気回路図、第１３図は、本発明方法に
おいてデータを１個ずつ確実に転送するための附
加手段を示す電気回路図である。 Ａ〜Ｇ……演算モジユール、１１……データバ
ス、１２……ハンドシエイクライン、１３……ハ
ンドシエイク用クロツクライン、１４……プリセ
ツトデータライン、２１……演算回路、２２……
入力ラツチ、２３……出力ラツチ、２４……演算
装置、２５……DAR端子、２６……DSR端子、
２７，２８……オアゲート、２９……ワイヤード
アンド接続、３０……プルアツプ素子、３１，３
２……ラツチ入力端子、３３，３４……アンドゲ
ート、３５……シリアルインターフエイス、３６
……レジスタ、３７，３８，３９……コンパレー
タ、４０……カウンタ、４１，４２……インバー
タ、４３，４４……オアゲート、４５……アンド
ゲート。
説明するための図で、第１図は、２線式ハンドル
エイクによるデータ転送のためのシステム構成
図、第２図は、第１図２線式のタイミング図、第
３図は、拡張されたクロスバー型のデータ転送の
ためのシステム構成図、第４図は、第３図クロス
バー型のタイミング図、第５図乃至第１３図は、
本発明方法の実施例を示すもので、第５図は、本
発明方法によつて制御されるシステムの複数の演
算モジユール間のデータの流れの１例を示すシス
テムモデル図、第６図、本発明方法によつて構成
されるシステムの各演算モジユール間の連結状態
を示すシステムブロツク図、第７図は、本発明方
法を具体的に実施するための回路の一例を、１つ
の演算モジユールで代表して示す電気回路図、第
８Ａ図は、第７図の回路をもつて、第５図モデル
のデータの流れを得るようにした実施例のデータ
授受に係るタイムチヤート、第８Ｂ図は、第７図
の演算ブロツクが出力にラツチ回路を具備するも
のとした実施例の第８Ａ図同様のタイムチヤー
ト、第９図は、他の実施例を示すもので、第７図
の要部変更変分の電気回路図、第１０図は、第５
図モデルに新たな演算モジユールを追加し、デー
タの流れを変更した新たなシステムのモデル図、
第１１図は、データの流れをループにしたシステ
ムのモデル図、第１２図は、第１１図のシステム
を実施するために、第７図の要部を変更した別の
実施例の電気回路図、第１３図は、本発明方法に
おいてデータを１個ずつ確実に転送するための附
加手段を示す電気回路図である。 Ａ〜Ｇ……演算モジユール、１１……データバ
ス、１２……ハンドシエイクライン、１３……ハ
ンドシエイク用クロツクライン、１４……プリセ
ツトデータライン、２１……演算回路、２２……
入力ラツチ、２３……出力ラツチ、２４……演算
装置、２５……DAR端子、２６……DSR端子、
２７，２８……オアゲート、２９……ワイヤード
アンド接続、３０……プルアツプ素子、３１，３
２……ラツチ入力端子、３３，３４……アンドゲ
ート、３５……シリアルインターフエイス、３６
……レジスタ、３７，３８，３９……コンパレー
タ、４０……カウンタ、４１，４２……インバー
タ、４３，４４……オアゲート、４５……アンド
ゲート。
Claims (1)
- 【特許請求の範囲】 １ 一連の演算処理に含まれる単位処理をそれぞ
れ分担して処理し、かつ、１回線のデータバスラ
インを共有する複数の演算モジユールを、１回路
のハンドシエイクラインで連結し、該ハンドシエ
イクラインを介して前記複数の演算モジユール間
にゲート回路を形成するとともに、各演算モジユ
ールにそれぞれ固有の送信及び受信のタイミング
を設定し、ハンドシエイク用クロツクパルスに同
期させて時分割で割り当てた各演算モジユール間
のデータ授受に係るデータバスの使用タイミング
で、データバスにデータを送りだし又はデータバ
スからデータを受け取る演算モジユール相互にお
けるデータ授受の準備完了の一致状態を、前記ゲ
ート回路により得ることにより、データ転送を行
うことを特徴とするデータ転送制御方法。 ２ ゲート回路を、オープンコレクタ型のワイヤ
ードアンド回路構成として、データ授受の準備完
了の一致状態を知るようにしてなる特許請求の範
囲第１項に記載のデータ転送制御方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114184A JPS607538A (ja) | 1983-06-27 | 1983-06-27 | デ−タ転送制御方法 |
| GB08415573A GB2142507B (en) | 1983-06-27 | 1984-06-19 | Control data transfer |
| US06/622,789 US4621360A (en) | 1983-06-27 | 1984-06-21 | Control method of data transfer |
| FR8410176A FR2549258B1 (fr) | 1983-06-27 | 1984-06-27 | Procede de commande pour transfert de donnees |
| DE19843423710 DE3423710A1 (de) | 1983-06-27 | 1984-06-27 | Verfahren zur datenuebertragungssteuerung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114184A JPS607538A (ja) | 1983-06-27 | 1983-06-27 | デ−タ転送制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS607538A JPS607538A (ja) | 1985-01-16 |
| JPH0133860B2 true JPH0133860B2 (ja) | 1989-07-17 |
Family
ID=14631297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58114184A Granted JPS607538A (ja) | 1983-06-27 | 1983-06-27 | デ−タ転送制御方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4621360A (ja) |
| JP (1) | JPS607538A (ja) |
| DE (1) | DE3423710A1 (ja) |
| FR (1) | FR2549258B1 (ja) |
| GB (1) | GB2142507B (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61141065A (ja) * | 1984-12-14 | 1986-06-28 | Mitsubishi Electric Corp | 画像表示信号発生装置 |
| US4712211A (en) * | 1985-03-25 | 1987-12-08 | Nissan Motor Company, Limited | Network system utilizing an intermediate synchronizations signal and predetermined code string patterns |
| GB8515347D0 (en) * | 1985-06-18 | 1985-07-17 | Plessey Co Plc | Telecommunications exchanges |
| US4990907A (en) * | 1987-08-19 | 1991-02-05 | Hitachi, Ltd. | Method and apparatus for data transfer |
| US4959829A (en) * | 1989-03-30 | 1990-09-25 | Wang Laboratories, Inc. | Dual cable communication system |
| JPH0779336B2 (ja) * | 1989-05-22 | 1995-08-23 | パイオニア株式会社 | 双方向通信ラインのバッファ装置 |
| EP0432316A1 (en) * | 1989-12-14 | 1991-06-19 | Koninklijke Philips Electronics N.V. | Local communication bus system comprising a set of interconnected devices, a control bus, and a set of signal interconnections, and a device and a switchbox for use in such system |
| DE4005087C1 (en) * | 1990-02-17 | 1991-08-01 | Gebr. Merten Gmbh & Co Kg, 5270 Gummersbach, De | Connector unit for domestic power installation - has adaptor for specific function allowing data transmission via bus and data lines |
| EP0542087A3 (en) * | 1991-11-10 | 1997-12-29 | Hewlett-Packard Company | Method and apparatus for efficient serialized transmission of handshake signal on a digital bus |
| JPH0685874A (ja) * | 1992-09-02 | 1994-03-25 | Honda Motor Co Ltd | デ−タ通信システム |
| US5548790A (en) * | 1993-02-10 | 1996-08-20 | Capital Equipment Corporation | High speed IEEE 488 bus data transfer system |
| US5798667A (en) * | 1994-05-16 | 1998-08-25 | At&T Global Information Solutions Company | Method and apparatus for regulation of power dissipation |
| GB9419246D0 (en) | 1994-09-23 | 1994-11-09 | Cambridge Consultants | Data processing circuits and interfaces |
| GB2294137B (en) * | 1994-09-23 | 1997-01-15 | Cambridge Consultants | Data processing apparatus with external interface |
| US5638372A (en) * | 1995-05-08 | 1997-06-10 | Telefonaktiebolaget Lm Ericsson | Providing filler data to transmitters in a radio communication system |
| US7065602B2 (en) * | 2003-07-01 | 2006-06-20 | International Business Machines Corporation | Circuit and method for pipelined insertion |
| JP2008090408A (ja) * | 2006-09-29 | 2008-04-17 | Nec Electronics Corp | マイクロコンピュータ、データ書込み装置およびその書込み方法 |
| JP4600509B2 (ja) * | 2008-04-22 | 2010-12-15 | セイコーエプソン株式会社 | 送受信システム並びにマスターデバイス |
| JP5590849B2 (ja) * | 2009-10-08 | 2014-09-17 | キヤノン株式会社 | 複数の処理モジュールを有する並列処理回路を備えるデータ処理装置、その制御装置、およびその制御方法、プログラム |
Citations (2)
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|---|---|---|---|---|
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| JPS5850061A (ja) * | 1981-09-21 | 1983-03-24 | Hitachi Ltd | 並列バス転送方式 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE478615A (ja) * | 1946-07-04 | |||
| FR2146542A5 (ja) * | 1971-07-16 | 1973-03-02 | Cit Alcatel | |
| US3911218A (en) * | 1972-09-22 | 1975-10-07 | Tokyo Shibaura Electric Co | Time division information transmitting and receiving systems |
| DE2259223A1 (de) * | 1972-12-04 | 1974-06-27 | Licentia Gmbh | Schaltungsanordnung zum verbinden einer mehrzahl von binaere informationen abgebende als auch aufnehmende einrichtungen |
| FR2328349A1 (fr) * | 1973-03-01 | 1977-05-13 | Ibm France | Systeme de commutation en multiplex a division dans le temps |
| US4320502A (en) * | 1978-02-22 | 1982-03-16 | International Business Machines Corp. | Distributed priority resolution system |
| DE2837214A1 (de) * | 1978-08-25 | 1980-03-06 | Siemens Ag | Anordnung zum uebertragen von digitalen datensignalen |
| DE2937903C2 (de) * | 1979-09-19 | 1982-10-28 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zum Übertragen von Daten |
| US4426697A (en) * | 1980-06-26 | 1984-01-17 | Diehl Gmbh & Co. | Bus system with address and status conductors |
| US4373183A (en) * | 1980-08-20 | 1983-02-08 | Ibm Corporation | Bus interface units sharing a common bus using distributed control for allocation of the bus |
| US4451881A (en) * | 1981-11-03 | 1984-05-29 | International Business Machines Corp. | Data processing system bus for multiple independent users |
| US4488218A (en) * | 1982-01-07 | 1984-12-11 | At&T Bell Laboratories | Dynamic priority queue occupancy scheme for access to a demand-shared bus |
-
1983
- 1983-06-27 JP JP58114184A patent/JPS607538A/ja active Granted
-
1984
- 1984-06-19 GB GB08415573A patent/GB2142507B/en not_active Expired
- 1984-06-21 US US06/622,789 patent/US4621360A/en not_active Expired - Fee Related
- 1984-06-27 FR FR8410176A patent/FR2549258B1/fr not_active Expired
- 1984-06-27 DE DE19843423710 patent/DE3423710A1/de not_active Ceased
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5729124A (en) * | 1980-07-30 | 1982-02-17 | Hitachi Ltd | Data transfer system by parallel bus |
| JPS5850061A (ja) * | 1981-09-21 | 1983-03-24 | Hitachi Ltd | 並列バス転送方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2142507A (en) | 1985-01-16 |
| JPS607538A (ja) | 1985-01-16 |
| GB8415573D0 (en) | 1984-07-25 |
| FR2549258B1 (fr) | 1986-11-21 |
| GB2142507B (en) | 1987-03-18 |
| FR2549258A1 (fr) | 1985-01-18 |
| DE3423710A1 (de) | 1985-02-14 |
| US4621360A (en) | 1986-11-04 |
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