JPH10135844A - シリアル／パラレル変換装置 - Google Patents

Abstract

(57)【要約】 【課題】 構成回路素子を大幅に増加することなく、出
力されるバラレルデータの信頼性を向上する。 【解決手段】 第１の装置１から入力されるシリアルデ
ータａを第１のＳ／Ｐ変換部２２で第１のパラレルデー
タに変換し、この第１のパラレルデータを第２のＳ／Ｐ
変換部２４で第２のパラレルデータへ変換する。この第
２のＳ／Ｐ変換部２４から出力される第２のパラレルデ
ータを出力バッファ２６に一時記憶し、出力バッファ２
６に記憶された第２のパラレルデータを出力回路２８で
規定ビット構成のパラレルデータｂとして出力する。そ
して、第２の装置４のクロックのタイミングと第１の装
置１のクロックのタイミングとの関係に基づいて出力さ
れる第２のパラレルデータの出力バッファ２６に対する
書込タイミングｊを調整する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はシリアルデータをパ
ラレルデータに変換するシリアル／パラレル変換装置に
関する。

【０００２】

【従来の技術】例えば、通信ネットワークを介して互い
に接続されたコンピュータ等の情報処理装置相互間にお
いては、原則として、イーサネット、電話回線、ＩＳＤ
Ｎ回線、ＦＤＤＩ（光ファイバー分布データインタフェ
ース）等を介してデータ送受信が行われる。したがっ
て、各情報処理装置に対して、送信すべきデータをシリ
アルデータに変換するパラレル／シリアル変換装置、及
び受信したシリアルデータを情報処理装置が処理可能な
例えば１６ビット構成、３２ビット構成、６４ビット構
成等のパラレルデータに変換するシリアル／パラレル変
換装置が付加されている。

【０００３】図５は上述した複数のシリアル／パラレル
変換装置が組込まれたシステムを示す模式図である。例
えば通信ネットワークの例えばｎ台の受信装置１¹ ，１
₂ ，…，１_n から出力されたシリアルデータａ₁ ，ａ
₂ ，…．ａ_n はそれぞれシリアル／パラレル変換装置
（以下Ｓ／Ｐ変換装置と略記する）２₁ ，２₂ ，…，２
_n へ入力される。

【０００４】また、各Ｓ／Ｐ変換装置２₁ ，２₂ ，…，
２_n の前段には、入力される各シリアルデータａ₁ ，ａ
₂ ，…．ａ_n の各クロックＣＫ₁ ，ＣＫ₂ ，…，ＣＫ_n
を検出するクロック再生部３₁ ，３₂ ，…，３_n が設け
られている。各Ｓ／Ｐ変換装置２₁ ，２₂ ，…，２_n は
入力した各シリアルデータａ₁ ，ａ₂ ，…．ａ_n を例え
は３２ピット構成の各パラレルデータｂ₁ ，ｂ₂ ，…．
ｂ_n へ変換し、情報処理装置４内に組込まれているクロ
ック発生回路５から出力されるクロックＣＫ_Pに同期し
て３２ビット構成のデータバス６上へ出力する。

【０００５】なお、情報処理装置４から出力されるクロ
ックＣＫ_P の周期は当然受信機１のクロックＣＫ_S の周
期の３２倍の周期を有する。３２ビット構成のパラレル
データを処理可能なコンピュータ等の情報処理装置４
は、必要に応じてデータバス６上へ出力された３２ビッ
ト構成の各パラレルデータｂ₁ ，ｂ₂ ，…．ｂ_n を取込
む。

【０００６】図６は図１に示すシステムにおけるｎ台の
Ｓ／Ｐ変換装置２₁ ，２₂ ，…，２_n のうちの任意の１
台のＳ／Ｐ変換装置２を取出して示すブロック図であ
る。受信装置１から入力されたシリアルデータａは、３
２個のフリップ／フロップ（以下Ｆ／Ｆと略記する）７
₁ ，７₂ ，…，７₃₂を直列接続してなるＳ／Ｐ変換部８
の先頭のＦ／Ｆ７₁ へ入力される。各Ｆ／Ｆ７₁ ，７
₂ ，…，７₃₂には、クロック再生回路３で再生された受
信装置１のクックＣＫ_S （ＣＫ₁ ）が入力される。

【０００７】３２個の各Ｆ／Ｆ７₁ 〜７₃₂の出力はそれ
ぞれ個別に出力バッファ９へ入力される。この出力バッ
ファ９は、例えば図７に示すように、切換回路１０とレ
ジスタ本体１１とで構成されている。レジスタ本体１１
はトリガ端子Ｔに前記受信装置１のクックＣＫ_S が入力
する毎に、データ端子Ｄに印加されている３２ビット構
成のパラレルデータを取込んで端子Ｑから出力する。端
子Ｑから出力されたパラレルデータは切換回路１０の一
方に端子に印加されている。切換回路１０の他方の端子
にはＳ／Ｐ変換部８の各Ｆ／Ｆ７₁ 〜７₃₂から出力され
た３２ビット分のデータが入力される。

【０００８】制御部１２は、受信装置１のクロックＣＫ
_S のクロック数を計数しており、計数値が３２に達する
毎に、取込信号ｄを切換回路１０へ送出する。すると、
切換回路１０がＳ／Ｐ変換部８側に切替わり、レジスタ
本体１１は、次の受信装置１からのクックＣＫ_S に応動
して各Ｆ／Ｆ７₁ 〜７₃₂から出力された３２ビット分の
データを３２ビット構成のパラレルデータｅとして内部
に記憶保持する。

【０００９】図６において、出力バッファ９に記憶され
た３２ビット構成のパラレルデータｅは出力回路１３に
て前記情報処理装置４からのクロックＣＫ_P に同期して
３２ビット構成のパラレルデータｂとしてデータバス６
上へ送出される。

【００１０】図８は、図６に示すように構成されたＳ／
Ｐ変換装置２の動作を示すタイムチャートである。図示
するように、Ｓ／Ｐ変換部８の各Ｆ／Ｆ７₁ ，Ｆ／Ｆ７
₂ ．…．Ｆ／Ｆ７₈ 、…，Ｆ／Ｆ７₂₄，…，Ｆ／Ｆ７₃₂
において、受信装置１のクロックＣＫ_S のクロック数が
３２に達する毎に、３２ビット構成のパラレルデータｅ
が出力バッファ９へ順次書込まれる。

【００１１】そして、この出力バッファ９へ順次書込ま
れる３２ビット構成のパラレルデータｅは情報処理装置
４からのクックＣＫ_P に同期して順次読出されて出力回
路１３からデータバス６へ出力される。

【００１２】しかしながら、受信装置１のクックＣＫ_S
と情報処理装置４のクックＣＫ_P とは互いに独立したク
ロック発生回路で生成されるので、全く同期しておら
ず、情報処理装置４のクロックＣＫ_P のタイミング、す
なわち、出力バッファ９からパラレルデータｅの読出タ
イミングがこの出力バッファ９に対する書込タイミング
に一致した場合は、書込途中の誤ったデータが読出され
る懸念がある。

【００１３】さらに、図中丸で囲ったように、読出タイ
ミングが書込タイミングに近似している場合は、クロッ
クＣＫ_P の周期の変動や誤差等に起因して、この読出タ
イミングが書込タイミングの前後に移動する場合があ
る。このような状態になると、同一データを２回連続し
て読取ったり、１つのデータを抜かして読取る懸念があ
る。

【００１４】その結果、入力されたシリアルデータａを
正しく規定ビット構成のパラレルデータｂに変換できな
い。このような不都合を解消するために、図９に示すよ
うに、互いに並列接続された２個の出力バッファ９ａ，
９ｂ及び１個の選択回路１４を設けたＳ／Ｐ変換装置２
ａが提唱されている。

【００１５】そして、制御部１２ａは、受信装置１のク
ックＣＫ_S のクロック数を計数しており、計数値が３２
に達する毎に、取込信号ｄ₁ ，ｄ₂ を交互に出力バッフ
ァ９ａ，９ｂへ送出する。したがって、各出力バッファ
９ａ，９ｂには、図１０に示すように、Ｓ／Ｐ変換部８
から出力される３２ビット構成のパラレルデータが交互
に書込まれる。

【００１６】各出力バッファ９ａ，９ｂに記憶された各
パラレルデータｅ₁ ，ｅ₂ は選択回路３２へ入力され
る。制御部１２ａは、情報処理装置４からのクロックＣ
Ｋ_P に同期して選択回路１３へ前記各パラレルデータｅ
₁ ，ｅ₂ を交互に選択して出力する選択出力指令を送出
する。

【００１７】その結果、選択回路１３からは、図１０の
タイムチャートに示すように、情報処理装置４からのク
ロックＣＫ_P が入力される毎に、各出力バッファ９ａ，
９ｂに記憶されている各３２ビット構成の各パラレルデ
ータｅ₁ ，ｅ₂ を交互に読出してデータバス６へ３２ビ
ット構成のパラレルデータｂとして出力する。

【００１８】このようなＳ／Ｐ変換装置２ａにおいて
は、各出力バッファ９ａ，９ｂに対するデータの書換え
周期は図６に示すＳ／Ｐ変換装置２に比較して２倍とな
るので、たとえ、受信装置１のクロックＣＫ_S と情報処
理装置４のクロックＣＫ_P とが全く同期していなかった
としても、図１０に示すように、同一出力バッファ９
ａ，９ｂにおいて、書込タイミングと該当出力バッファ
９ａ，９ｂの読出タイミングとが一致または接近する確
率が非常に小さくなる。その結果、変換されたパラレル
データｂの信頼性が向上する。

【００１９】

【発明が解決しようとする課題】しかしながら、図９に
示す並列接続された２つの出力バッファ９ａ，９ｂを用
いたＳ／Ｐ変換装置２ａにおいても、まだ解消すべき次
のような課題があった。すなわち、各出力バッファ９
ａ，９ｂは一般にＦＩＦＯメモリで形成されているの
で、大量のＦ／Ｆが必要となる。図５に示すように複数
のＳ／Ｐ変換装置２₁ 〜２_n を内蔵したシステムのＬＳ
Ｉを製造する場合において、Ｆ／Ｆが多いと、ＬＳＩの
規模が大ききなり、開発費や製造費が上昇する。

【００２０】また、図１０に示すように、同一出力バッ
ファ９ａ，９ｂにおいて、書込タイミングと該当出力バ
ッファ９ａ，９ｂの読出タイミングとが一致または接近
する確率が非常に小さくなるが、書込タイミングと読出
タイミングとが一致または接近する可能性が全くなくな
ることはない。

【００２１】例えば、図１０において、情報処理装置４
のクロックＣＫ_P が点線矢印で示す方向に移動した場合
は、特定の出力バッファ９ａ（９ｂ）に対する書込タイ
ミングと読出タイミングとが一致または接近して、出力
されるパラレルデータｂに誤りが発生する懸念がある。

【００２２】本発明はこのような事情に鑑みてなされた
ものであり、出力バッファの設置数を増加することな
く、かつ出力バッファに対する書込みタイミングと読出
タイミングとが一致又は接近することが未然に防止で
き、構成回路素子を大幅に増加することなく、高い信頼
性が得られるシリアル／パラレル変換装置を提供するこ
とを目的とする。

【００２３】

【課題を解決するための手段】上記課題を解消するため
に本発明は、第１の装置から入力されたシリアルデータ
を規定ビット構成のパラレルデータに変換して第２の装
置へ送出するシリアル／パラレル変換装置において、第
１の装置から入力されるシリアルデータを第１装置のク
ロックに同期して規定ビット構成に対して１／Ｎ（Ｎ：
正整数）のビット構成の第１のパラレルデータに変換す
る第１のシリアル／パラレル変換部と、この第１のシリ
アル／パラレル変換部から出力される第１のパラレルデ
ータを第１装置のクロックを用いて規定ビット構成の第
２のパラレルデータへ変換する第２のシリアル／パラレ
ル変換部と、この第２のシリアル／パラレル変換部から
出力される第２のパラレルデータを一時記憶する出力バ
ッファと、この出力バッファに記憶された第２のパラレ
ルデータを第２の装置のクロックに同期して規定ビット
構成のパラレルデータとして出力する出力回路と、第２
の装置のクロックのタイミングと第１の装置のクロック
のタイミングとの関係に基づいて出力される第２のパラ
レルデータの出力バッファに対する書込タイミングを調
整する書込タイミング制御手段とを備えたものである。

【００２４】また、別の発明は、上記発明のシリアル／
パラレル変換装置において、書込タイミング制御手段
は、第１の装置のクロックに基づいて得られた出力バッ
ファに対する書込タイミングと第２のクロックに一致す
る出力回路の出力タイミングとの間のタイミング差が第
１のクロックにおける許容クロック数以下になると、書
込タイミングを出力タイミングから離れる方向に移動さ
せるようにしている。

【００２５】このように構成されたシリアル／パラレル
変換装置においては、第１の装置から入力されたシリア
ルデータは第１のシリアル／パラレル変換部で、最終に
出力される第２の装置で処理可能な規定ビット構成のバ
ラレルデータにおける規定ビット構成に対して１／Ｎ
（Ｎ：正整数）のビット構成の第１のパラレルデータに
変換される。

【００２６】すなわち、この第１のパラレルデータのデ
ータ周期（クロック周期）は変換前のシリアルデータに
比較してＮ倍となってる。そして、この第１のパラレル
データは次段の第２のシリアル／パラレル変換部で規定
ビット構成の第２のパラレルデータに変換される。

【００２７】第２のシリアル／パラレル変換部から出力
された第２のパラレルデータは出力バッファへ書込まれ
る。この出力バッファへ書込まれた第２のパラレルデー
タは出力回路にて、第２の装置のクロックに同期して順
次読出されて規定ビット構成のパラレルデータとして第
２の装置へ送出される。

【００２８】この場合、第２のパラレルデータの出力バ
ッファに対する書込タイミングがこの出力バッファに対
する読出タイミング、すなわち出力回路の出力タイミン
グに一致または近接しないように調整される。

【００２９】シリアルデータは直接規定ビット構成のパ
ラレルデータに変換しなくて、第１，第２のシリアル／
パラレル変換部で２段階に亘って変換される。したがっ
て、第１のパラレルデータのデータ周期（クロック周
期）は変換前のシリアルデータに比較してＮ倍となるの
で、第２のシリアル／パラレル変換部から出力される第
２のパラレルデータの前記出力バッファに対する書込タ
イミングの前後方向の移動可能範囲は、第１のパラレル
データのデータ周期であるシリアルデータのクロックの
Ｎ倍の時間範囲となる。

【００３０】その結果、たとえこのシリアルデータのク
ロック周期のＮ倍の時間範囲で書込タイミングを移動し
たとしても、同じ値のデータが書込まれる。したがっ
て、書込タイミングが読出タイミングに一致または近接
すると、この移動可能範囲内で、書込タイミングを前後
に移動することが可能である。

【００３１】なお、シリアルデータを１台のシリアル／
パラレル変換部で直接規定ビット構成のパラレルデータ
に変換した場合は、前記書込タイミングの移動可能範囲
はシリアルデータのクロック周期の時間範囲となり、実
際問題として書込タイミングを前後に移動させることこ
とはできなかった。

【００３２】

【発明の実施の形態】以下本発明の実施形態を図面を用
いて説明する。図１は本発明の実施形態に係わるシリア
ル／パラレル変換装置の概略構成を示すブロック図であ
る。図６に示す従来のシリアル／パラレル変換装置２と
同一部分には同一符号が付されている。したがって、重
複する部分の詳細説明は省略されている。

【００３３】この実施形態のシリアル／パラレル変換装
置（以下Ｓ／Ｐ変換装置）２０においては、第１の装置
としての受信装置１から入力されたシリアルデータａ
は、８個のＦ／Ｆ２１₁ ，２１₂ ，…，２１₇ ，２１₈
を直列接続してなる第１のＳ／Ｐ変換部２２の先頭のＦ
／Ｆ２１₁ へ入力される。各Ｆ／Ｆ２１₁ ，２１₂ ，
…，２１₈ には、クロック再生回路３で再生された受信
装置１のクックＣＫ_S が入力される。

【００３４】この第１のＳ／Ｐ変換部２２の８個のＦ／
Ｆ７₁ 〜７₃₂の各出力は８ビット構成の第１のパラレル
データとして第２のＳ／Ｐ変換部２４内の互いに並列接
続された４個の各レジスタ２３₁ ，２３₂ ，２３₃ ，２
３₄ のデータ端子へ印加される。

【００３５】第２のＳ／Ｐ変換部２４は、前記並列接続
された４個のレジスタ２３₁ ，２３₂ ，２３₃ ，２３₄
と１個の制御部２５とで構成されている。そして、各レ
ジスタ２３₁ 〜２３₄ はそれぞれ８ビットデータを記憶
保持することが可能である。また、各レジスタ２３₁ 〜
２３₄ のトリガ端子にはクロック再生回路３で再生され
た受信装置１のクロックＣＫ_S が入力される。

【００３６】さらに、各レジスタ２３₁ 〜２３₄ は、図
７で説明したように、レジスタ本体と切換回路とからな
り、制御部２５から切換信号ｄが入力されると、次のク
ロックＣＫ_S に同期して、データ端子に印加されている
第１のパラレルデータの８ビットデータを取込む。

【００３７】制御部２５は、クロック再生回路３で再生
された受信装置１のクロックＣＫ_Ｓのクロック数を計数
しており、計数値が８に達する毎に、各レジスタ２３_１
〜２３₄ に対して順番に切換信号ｄを送出する。した
がって、各レジスタ２３₁ 〜２３₄ は３２クロック毎に
切換信号ｄ入力される。その結果、各レジスタ２３₁ 〜
２３₄ には第１のＳ／Ｐ変換部２２から出力された第１
のパラレルデータの各並列８ビットデータが順番に書込
まれる。４個のレジスタ２３₁ 〜２３₄ に順番にそれぞ
れ並列８ビットデータが書込まれた時点で、各レジスタ
からそれぞれ出力される８ビット毎にのデータを合成す
ることによって、３２ビット構成からなる第２のパラレ
ルデータｈが得られる。

【００３８】この第２のＳ／Ｐ変換部２４から出力され
た３２ビット構成の第２のパラレルデータｈは出力バッ
ファ２６のデータ端子へ印加される。また、第２のＳ／
Ｐ変換部２４の制御部２５はクロックＣＫ_S の計数値が
３２に達する毎に別の制御部２６へ基準タイミング信号
ｇを送出する。

【００３９】前記出力バッファ２６は、３２ビットデー
タを記憶保持することができ、トリガ端子に制御部２７
から書込タイミング信号ｊが入力すると、データ端子へ
印加されている３２ビットのデータを取込んで記憶保持
する。

【００４０】制御部２７は、第２の装置としての前記情
報処理装置４からクロックＣＫ_P が入力されると、この
クロックＣＫ_P に同期して、出力回路２８へ読出タイミ
ング信号ｋを送出する。

【００４１】出力回路２８はクロックＣＫ_P に同期する
読出タイミング信号ｋが入力すると、出力バッファ２６
に記憶された３２ビット構成のパラレルデータｉを読出
して規定ビット数である３２ビット構成のパラレルデー
タｂとしてデータバス６へ出力とする。

【００４２】また、前記制御部２７は、新規のシリアル
データａが入力した場合においては、図２のタイムチャ
ートに示すように、第２のＳ／Ｐ変換部２４の基準タイ
ミング信号ｇを受信してから受信機１のクロックＣＫ_P
における４クロック周期時間だけ経過したタイミングで
書込タイミング信号ｊを出力バッファ２６へ送出する。
前述したように、第２のパラレルデータの値は８クロッ
ク周期毎に変化するので、データ値が更新された瞬間か
ら次にデータ値が更新されるまでの期間の中心のタイミ
ングで、３２ビットデータが出力バッファ２６へ書込ま
れる。

【００４３】そして、制御部２７はこの書込タイミング
信号ｊと情報処理装置４におけるクロックＣＫ_P と同期
する読出タイミング信号ｋとの間のタイミング差ΔＴを
検出する。そして、検出されたタイミング差ΔＴが、図
２に示すように、受信機１のクロックＣＫ_P における許
容クロック数である３クロック周期を越える場合、すな
わち４クロック周期以上の場合は、次回以降書込タイミ
ング信号ｊの出力タイミングを変更しない。

【００４４】また、検出されたタイミング差ΔＴが、図
３，図４に示すように、受信機１のクロックＣＫ_P にお
ける許容クロック数である３クロック周期以下の場合
は、書込タイミング信号ｊが読出タイミング信号ｋに対
していずれの方向に位置しているかを調べる。

【００４５】そして、図３に示すように、書込タイミン
グ信号ｊが読出タイミング信号ｋより後方に位置してい
る場合は、次回以降書込タイミング信号ｊの出力タイミ
ングを、タイミング差ΔＴが４クロック周期になるよう
に、読出タイミング信号ｋに対して遅れる方向に移動す
る。そして、これ以降、この修正したタイミングで書込
タイミング信号ｊを出力バッファ２６へ出力していく。

【００４６】一方、図４に示すように、書込タイミング
信号ｊが読出タイミング信号ｋより前方に位置している
場合は、次回以降書込タイミング信号ｊの出力タイミン
グを、タイミング差ΔＴが４クロック周期になるよう
に、読出タイミング信号ｋに対して進む方向に移動す
る。そして、これ以降、この修正したタイミングで書込
タイミング信号ｊを出力バッファ２６へ出力していく。

【００４７】このように構成されたＳ／Ｐ変換装置２０
の動作を図３，図４，図５のタイムチャーチを用いて説
明する。図示するように、シリアルデータａは第１のＳ
／Ｐ変換部２２にて第１のパラレルデータへ変換され、
この第１のパラレルデータは第２のＳ／Ｐ変換部２４の
各レジスタ２３₁ 〜２３₄ へ順番に書込まれる。そし
て、各レジスタ２３₁ 〜２３₄ に書込まれた３２ビット
データは書込タイミング信号ｊに同期して出力バッファ
２６へ書込まれる。

【００４８】出力バッファ２６に順次書込まれる各３２
ビットデータは情報処理装置４のクロックＣＫ_P と等し
いタイミングの読出タイミング信号ｋに同期して読出さ
れて、３２ビット構成のパラレルデータｂとしてデータ
バス６へ出力される。

【００４９】この場合、図２に示すように、書込タイミ
ング信号ｊと読出タイミング信号ｋとのタイミング差Δ
Ｔが４クロック周期分以上はなれていた場合は、書込タ
イミング信号ｊは、データ値が更新された瞬間から次に
値が更新されるまでの期間の中心のタイミングに設定さ
れる。

【００５０】そして、図３．図４に示すように、タイミ
ング差ΔＴが３クロック周期以下なると、書込タイミン
グ信号ｊが読出タイミング信号ｋに対して４クロック周
期離れるように書込タイミング信号ｊが前述した８クロ
ック周期分の移動可能期間内で自動的に移動する。

【００５１】したがって、クロックＣＫ_P の周期の変動
や誤差等に起因して、出力バッファ２６に対する読出タ
イミングが書込タイミングに一致したり、前後に移動す
ることが未然に防止される。よって、書込動作途中のデ
ータを誤って読取ったり、同一データを２回連続して読
取ったり、１つのデータを抜かして読取ことはない。

【００５２】その結果、入力されたシリアルデータａを
正しく規定ビット構成のパラレルデータｂに変換でき
る。また、３２ビットデータを一時記憶する例えばＦＩ
ＦＯメモリで構成された出力ハッファ２６の設置数を１
に低減できるので、Ｆ／Ｆの使用量を少なくできる。

【００５３】さらに、シリアルデータを図６に示す一つ
のＳ／Ｐ変換部８で３２ビット構成のバラレルデータに
変換する場合に比較して、シリアルデータを直列接続さ
れた二つのＳ／Ｐ変換部２２，２４で３２ビット構成の
バラレルデータに変換する場合の方が回路素子が大きく
増加することはない、すなわち、構成回路素子を大幅に
増加することなく、高い信頼性が得られる。

【００５４】次に、各クロックＣＫ_S ，ＣＫ_P の変動及
び誤差と書込タイミングの移動量について検証する。受
信装置１からこのＳ／Ｐ変換装置２０に入力されるシリ
アルデータａはイーサーネットのフレームとする。イー
サーネットフレームの最大長は１５１８Ｂｙｔｅであ
る。また、３２ビット構成のパラレルデータｂの出力先
のデータバス６は３２ビット構成である。データバス６
へはイーサーネットからのシリアルデータ３２ヒット分
（３２クロック周期分）に一度アクセスできる。

【００５５】受信装置１のクロックＣＫ_S と情報処理装
置４のクロックＣＫ_P とは互いに独立しているか、クロ
ックＣＫ_S ，ＣＫ_P のばらつき（信頼度）は１００ｐｐ
ｍとする。以上の条件は本発明を実現するのに合理的な
条件である。

【００５６】同条件において、上述した最大フレームを
Ｓ／Ｐ変換した場合、クロックＣＫ_S とクロックＣＫ_P
との合成された最大誤差は２．４クロック周期分であ
る。以下にその計算方法を示す。

【００５７】 最大フレーム長 １５１８ｂｙｔｅ×８＝１２，１４４ビット（クロック） ＣＫ_S での最大誤差１００ｐｐｍ １．２１ビット（クロック） ＣＫ_P での最大誤差１００ｐｐｍ １．２１ビット（クロック） 合計 ２．４２ビット（クロック） このように、イーサーネットの最大長フレームをＳ／Ｐ
変換した場合、最大３ビット（クロック）分の誤差を生
ずる可能性がある。

【００５８】したがって、出力バッファ２６に対する書
込タイミングが同じく出力バッファ２６に対する読出タ
イミングに対して３クロック周期以下に接近すると、上
述した最大誤差に起因して、出力バッファ２６に対する
書込タイミングと読出タイミングとが前後に入れ替った
り、一致する懸念がある。

【００５９】そこで、実施形態においては、出タイミン
グに対して３クロック周期以下に接近するときに強制的
に４クロック周期分だけ離すことによって、それ以降、
書込タイミングと読出タイミングとが前後に入れ替った
り、一致することが未然に防止できる。したがって、タ
イミング差ΔＴの検出及び書込タイミングの調整処理
は、最初の１回のみでよい。

【００６０】

【発明の効果】以上説明したように本発明のシリアル／
パラレル変換装置においては、入力したシリアルデータ
を最終の規定ビット構成のパラレルデータに変換する場
合に、直列接続された２つのシリアル／パラレル変換部
を用いている。したがって、出力バッファに対する書込
タイミングを複数クロック周期の時間範囲に亘って調整
可能となり、出力バッファの設置数を増加することな
く、かつ出力バッファに対する書込みタイミングと読出
タイミングとが一致又は接近することが未然に防止で
き、構成回路素子を大幅に増加することなく、出力され
るバラレルデータの信頼性を向上できる。

【図面の簡単な説明】

【図１】 本発明の実施形態に係わるシリアル／パラレ
ル変換装置の概略構成を示すブロック図

【図２】 同シリアル／パラレル変換装置の動作を示す
タイムチャート

【図３】 同じく同シリアル／パラレル変換装置の動作
を示すタイムチャート

【図４】 同じく同シリアル／パラレル変換装置の動作
を示すタイムチャート

【図５】 複数のシリアル／パラレル変換装置が組込ま
れたシステムを示す模式図

【図６】 従来のシリアル／パラレル変換装置の概略構
成を示すブロック図

【図７】 同シリアル／パラレル変換装置の要部におけ
る詳細回路図

【図８】 同シリアル／パラレル変換装置の動作を示す
タイムチャート

【図９】 従来の他のシリアル／パラレル変換装置の概
略構成を示すブロック図

【図１０】 同シリアル／パラレル変換装置の動作を示
すタイムチャート

【符号の説明】

１…受信装置 ３…クロック再生部 ４…情報処理部 ６…データバス ２０…Ｓ／Ｐ変換装置 ２１₁ 〜２１₈ …Ｆ／Ｆ ２２…第１のＳ／Ｐ変換部 ２３₁ 〜２３₄ …レジスタ ２４…第２のＳ／Ｐ変換部 ２５，２７…制御部 ２６…出力バッファ ２８…出力回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 第１の装置から入力されたシリアルデー
   タを規定ビット構成のパラレルデータに変換して第２の
   装置へ送出するシリアル／パラレル変換装置において、 前記第１の装置から入力されるシリアルデータを前記第
   １装置のクロックに同期して前記規定ビット構成に対し
   て１／Ｎ（Ｎ：正整数）のビット構成の第１のパラレル
   データに変換する第１のシリアル／パラレル変換部と、 この第１のシリアル／パラレル変換部から出力される第
   １のパラレルデータを前記第１装置のクロックを用いて
   前記規定ビット構成の第２のパラレルデータへ変換する
   第２のシリアル／パラレル変換部と、 この第２のシリアル／パラレル変換部から出力される第
   ２のパラレルデータを一時記憶する出力バッファと、 この出力バッファに記憶された第２のパラレルデータを
   前記第２の装置のクロックに同期して前記規定ビット構
   成のパラレルデータとして出力する出力回路と、 前記第２の装置のクロックのタイミングと前記第１の装
   置のクロックのタイミングとの関係に基づいて前記出力
   される第２のパラレルデータの前記出力バッファに対す
   る書込タイミングを調整する書込タイミング制御手段と
   を備えたシリアル／パラレル変換装置。
2. 【請求項２】 前記書込タイミング制御手段は、前記第
   １の装置のクロックに基づいて得られた前記出力バッフ
   ァに対する書込タイミングと前記第２のクロックに一致
   する前記出力回路の出力タイミングとの間のタイミング
   差が前記第１のクロックにおける許容クロック数以下に
   なると、前記書込タイミングを前記出力タイミングから
   離れる方向に移動させることを特徴する請求項１記載の
   シリアル／パラレル変換装置。