JPH08331105A - 伝送路無瞬断切替システムおよび方法 - Google Patents
伝送路無瞬断切替システムおよび方法Info
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- JPH08331105A JPH08331105A JP7130214A JP13021495A JPH08331105A JP H08331105 A JPH08331105 A JP H08331105A JP 7130214 A JP7130214 A JP 7130214A JP 13021495 A JP13021495 A JP 13021495A JP H08331105 A JPH08331105 A JP H08331105A
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Abstract
(57)【要約】
【目的】 簡単な遅延制御で１：Ｎの冗長系伝送路にお
ける無瞬断切替を実現することが可能な伝送路無瞬断切
替システムおよび方法を提供する。 【構成】 各主信号は基準フレーム信号重畳部１１，１
２で基準フレーム信号が重畳され、切替対象となる現用
主信号が予備系主信号として切替部１３，１４を介して
遅延部１５に入力されて、すべての現用系主信号より大
きな遅延が与えられる。各主信号はそれぞれのタイミン
グでバッファメモリ部２６に書込まれ、予備系主信号の
基準フレーム信号に基づく読出し制御信号３８に応じて
同一タイミングで各バッファメモリ部２４〜２６から読
出され、切替部２７，２８で現用系から予備系に切替え
られる。
ける無瞬断切替を実現することが可能な伝送路無瞬断切
替システムおよび方法を提供する。 【構成】 各主信号は基準フレーム信号重畳部１１，１
２で基準フレーム信号が重畳され、切替対象となる現用
主信号が予備系主信号として切替部１３，１４を介して
遅延部１５に入力されて、すべての現用系主信号より大
きな遅延が与えられる。各主信号はそれぞれのタイミン
グでバッファメモリ部２６に書込まれ、予備系主信号の
基準フレーム信号に基づく読出し制御信号３８に応じて
同一タイミングで各バッファメモリ部２４〜２６から読
出され、切替部２７，２８で現用系から予備系に切替え
られる。
Description
【０００１】
【産業上の利用分野】本発明は、伝送路無瞬断切替シス
テムおよび方法に関し、特に複数の現用系伝送路のうち
の１つを予備系伝送路に無瞬断で切り替える伝送路無瞬
断切替システムおよび方法に関するものである。
テムおよび方法に関し、特に複数の現用系伝送路のうち
の１つを予備系伝送路に無瞬断で切り替える伝送路無瞬
断切替システムおよび方法に関するものである。
【０００２】
【従来の技術】従来、１つの現用系伝送路に対して１つ
の予備系伝送路が設けられている１：１の冗長系伝送路
を無瞬断で切り替える切替システムは、図４に示すよう
な構成となっていた（例えば、特開平４−２４３３３５
号公報など）。送信装置５０に入力された主信号は、識
別信号挿入部５１で所定の識別信号が挿入され、分岐部
５２で分岐され同一の主信号が現用系伝送路Ｌ１０およ
び予備系伝送路Ｌ１１に出力される。
の予備系伝送路が設けられている１：１の冗長系伝送路
を無瞬断で切り替える切替システムは、図４に示すよう
な構成となっていた（例えば、特開平４−２４３３３５
号公報など）。送信装置５０に入力された主信号は、識
別信号挿入部５１で所定の識別信号が挿入され、分岐部
５２で分岐され同一の主信号が現用系伝送路Ｌ１０およ
び予備系伝送路Ｌ１１に出力される。
【０００３】受信装置６０の時間差検出部６１により現
用系および予備系の主信号に挿入されている識別信号に
基づいて両主信号の時間差が検出され、この時間差に基
づいて制御部６２により各遅延部６３，６４の遅延時間
が制御される。これにより遅延部６３，６４から出力さ
れる現用系および予備系主信号の時間差がなくなり、切
替部６５にて現用系から予備系に無瞬断で切り替えらる
ものとなっていた。
用系および予備系の主信号に挿入されている識別信号に
基づいて両主信号の時間差が検出され、この時間差に基
づいて制御部６２により各遅延部６３，６４の遅延時間
が制御される。これにより遅延部６３，６４から出力さ
れる現用系および予備系主信号の時間差がなくなり、切
替部６５にて現用系から予備系に無瞬断で切り替えらる
ものとなっていた。
【０００４】
【発明が解決しようとする課題】したがって、このよう
な従来の伝送路無瞬断切替方法を、複数の現用系伝送路
に対して１つの予備系伝送路が設けられている１：Ｎの
冗長系伝送路に用いた場合には、１つの現用系と予備系
とを組として遅延時間の制御が行われるものとなるが、
各組の現用系の遅延時間がそれぞれの線路長などにより
異なることから、共通に用いられる予備系の遅延時間が
定まらず、各伝送路の受信側に設けられている遅延部の
制御が複雑化するとともに、主信号がより高速な場合に
はその処理遅延が主信号に影響を与えかねないという問
題点があった。本発明はこのような課題を解決するため
のものであり、簡単な遅延制御で１：Ｎの冗長系伝送路
における無瞬断切替を実現することが可能な伝送路無瞬
断切替システムおよび方法を提供することを目的として
いる。
な従来の伝送路無瞬断切替方法を、複数の現用系伝送路
に対して１つの予備系伝送路が設けられている１：Ｎの
冗長系伝送路に用いた場合には、１つの現用系と予備系
とを組として遅延時間の制御が行われるものとなるが、
各組の現用系の遅延時間がそれぞれの線路長などにより
異なることから、共通に用いられる予備系の遅延時間が
定まらず、各伝送路の受信側に設けられている遅延部の
制御が複雑化するとともに、主信号がより高速な場合に
はその処理遅延が主信号に影響を与えかねないという問
題点があった。本発明はこのような課題を解決するため
のものであり、簡単な遅延制御で１：Ｎの冗長系伝送路
における無瞬断切替を実現することが可能な伝送路無瞬
断切替システムおよび方法を提供することを目的として
いる。
【０００５】
【課題を解決するための手段】このような目的を達成す
るために、本発明による伝送路無瞬断切替システムは、
送信側に、それぞれの現用系伝送路に出力される現用系
主信号に所定の基準フレーム信号を重畳する基準フレー
ム信号重畳部手段と、基準フレーム信号が重畳された各
現用系主信号のうちいずれかを選択し予備系主信号とし
て予備系伝送路に出力する第１の切替手段とを備え、受
信側に、各現用系伝送路および予備系伝送路ごとに設け
られ、受信したそれぞれの現用系主信号および予備系主
信号を一時的に記憶するバッファメモリと、各現用系伝
送路ごとに設けられ、各現用系主信号を対応するバッフ
ァメモリに書込む書込み制御を行う第１の主信号インタ
ーフェース手段と、予備系主信号を対応するバッファメ
モリに書込む書込み制御を行うとともに、予備系主信号
に重畳されている基準フレーム信号に基づく同一タイミ
ングですべてのバッファメモリに記憶されている現用系
主信号および予備系主信号を読出す読出し制御を行う第
２の主信号インターフェース手段と、各現用系伝送路ご
とに設けられ、各現用系主信号と予備系主信号とのいず
れかを選択出力する第２の切替手段とを備え、第１の切
替手段と第２の主信号インターフェース手段との間に設
けられ、すべての現用系主信号に比較して受信側におけ
る受信位相が最も遅れるように予備系主信号に対して遅
延を与える遅延手段を備えたものである。
るために、本発明による伝送路無瞬断切替システムは、
送信側に、それぞれの現用系伝送路に出力される現用系
主信号に所定の基準フレーム信号を重畳する基準フレー
ム信号重畳部手段と、基準フレーム信号が重畳された各
現用系主信号のうちいずれかを選択し予備系主信号とし
て予備系伝送路に出力する第１の切替手段とを備え、受
信側に、各現用系伝送路および予備系伝送路ごとに設け
られ、受信したそれぞれの現用系主信号および予備系主
信号を一時的に記憶するバッファメモリと、各現用系伝
送路ごとに設けられ、各現用系主信号を対応するバッフ
ァメモリに書込む書込み制御を行う第１の主信号インタ
ーフェース手段と、予備系主信号を対応するバッファメ
モリに書込む書込み制御を行うとともに、予備系主信号
に重畳されている基準フレーム信号に基づく同一タイミ
ングですべてのバッファメモリに記憶されている現用系
主信号および予備系主信号を読出す読出し制御を行う第
２の主信号インターフェース手段と、各現用系伝送路ご
とに設けられ、各現用系主信号と予備系主信号とのいず
れかを選択出力する第２の切替手段とを備え、第１の切
替手段と第２の主信号インターフェース手段との間に設
けられ、すべての現用系主信号に比較して受信側におけ
る受信位相が最も遅れるように予備系主信号に対して遅
延を与える遅延手段を備えたものである。
【０００６】また、本発明による伝送路無瞬断切替方法
は、受信側であって、各現用系伝送路および予備系伝送
路ごとに、各現用系伝送路および予備系伝送路から受信
したそれぞれの現用系主信号および予備系主信号を一時
的に記憶するバッファメモリを設けて、送信側から、各
現用系伝送路に出力される現用系主信号に対して所定の
基準フレーム信号を重畳して送信するとともに、基準フ
レーム信号が重畳された各現用系主信号のうち切替対象
となる現用系主信号を選択し予備系主信号として予備系
伝送路に送信し、すべての現用系主信号に比較して受信
側における受信位相が遅れるように予備系主信号に対し
て遅延を与え、受信側で、各現用系主信号および遅延が
与えられた予備系主信号を各バッファメモリに順次記憶
し、遅延が与えられた予備系主信号に重畳されている基
準フレーム信号に基づく同一タイミングで、各バッファ
メモリに記憶されている各現用系主信号および予備系主
信号を読出し、切替対象となる現用系主信号と予備系主
信号のいずれかを切替出力するようにしたものである。
は、受信側であって、各現用系伝送路および予備系伝送
路ごとに、各現用系伝送路および予備系伝送路から受信
したそれぞれの現用系主信号および予備系主信号を一時
的に記憶するバッファメモリを設けて、送信側から、各
現用系伝送路に出力される現用系主信号に対して所定の
基準フレーム信号を重畳して送信するとともに、基準フ
レーム信号が重畳された各現用系主信号のうち切替対象
となる現用系主信号を選択し予備系主信号として予備系
伝送路に送信し、すべての現用系主信号に比較して受信
側における受信位相が遅れるように予備系主信号に対し
て遅延を与え、受信側で、各現用系主信号および遅延が
与えられた予備系主信号を各バッファメモリに順次記憶
し、遅延が与えられた予備系主信号に重畳されている基
準フレーム信号に基づく同一タイミングで、各バッファ
メモリに記憶されている各現用系主信号および予備系主
信号を読出し、切替対象となる現用系主信号と予備系主
信号のいずれかを切替出力するようにしたものである。
【０００７】
【作用】したがって、送信側から、各現用系伝送路に出
力される現用系主信号に対して所定の基準フレーム信号
が重畳されて送信されるとともに、基準フレーム信号が
重畳された各現用系主信号のうち切替対象となる現用系
主信号が選択されて予備系主信号として予備系伝送路に
送信され、受信側で、各現用系主信号および遅延が与え
られた予備系主信号が各バッファメモリに順次記憶さ
れ、遅延が与えられた予備系主信号に重畳されている基
準フレーム信号に基づく同一タイミングで、各バッファ
メモリに記憶されている各現用系主信号および予備系主
信号が読出され、切替対象となる現用系主信号と予備系
主信号のいずれかが切替出力される。
力される現用系主信号に対して所定の基準フレーム信号
が重畳されて送信されるとともに、基準フレーム信号が
重畳された各現用系主信号のうち切替対象となる現用系
主信号が選択されて予備系主信号として予備系伝送路に
送信され、受信側で、各現用系主信号および遅延が与え
られた予備系主信号が各バッファメモリに順次記憶さ
れ、遅延が与えられた予備系主信号に重畳されている基
準フレーム信号に基づく同一タイミングで、各バッファ
メモリに記憶されている各現用系主信号および予備系主
信号が読出され、切替対象となる現用系主信号と予備系
主信号のいずれかが切替出力される。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例である伝送路無瞬断切替シ
ステムのブロック図であり、特に２つの現用系伝送路と
１つの予備系伝送路とからなる１：Ｎ（Ｎ＝２）の冗長
系伝送路を例として示している。
る。図１は本発明の一実施例である伝送路無瞬断切替シ
ステムのブロック図であり、特に２つの現用系伝送路と
１つの予備系伝送路とからなる１：Ｎ（Ｎ＝２）の冗長
系伝送路を例として示している。
【０００９】同図において、１は送信装置、２は受信装
置、Ｌ０は予備系伝送路、Ｌ１，Ｌ２は独立した現用系
伝送路である。送信装置１において、１１，１２は各現
用系伝送路の現用系主信号に対して所定の基準フレーム
信号を重畳する基準フレーム信号重畳部、１３，１４は
基準フレーム信号が重畳された現用系主信号のうちのい
ずれかを予備系主信号として予備系伝送路Ｌ０に送信す
るための切替部（第１の切替手段）、１５はすべての現
用系主信号に比較して受信側における予備系主信号の受
信位相が最も遅れるように予備系主信号を遅延させる遅
延部である。
置、Ｌ０は予備系伝送路、Ｌ１，Ｌ２は独立した現用系
伝送路である。送信装置１において、１１，１２は各現
用系伝送路の現用系主信号に対して所定の基準フレーム
信号を重畳する基準フレーム信号重畳部、１３，１４は
基準フレーム信号が重畳された現用系主信号のうちのい
ずれかを予備系主信号として予備系伝送路Ｌ０に送信す
るための切替部（第１の切替手段）、１５はすべての現
用系主信号に比較して受信側における予備系主信号の受
信位相が最も遅れるように予備系主信号を遅延させる遅
延部である。
【００１０】受信装置２において、２１，２２は現用系
および現用系伝送路Ｌ１，Ｌ２から受信した現用系主信
号から基準フレーム信号を抽出し、書込み制御信号３
５，３６を生成出力する主信号インターフェース部（以
下、主信号Ｉ／Ｆ部という：第１の主信号インターフェ
ース手段）、２３は予備系伝送路Ｌ０から受信した予備
系主信号から基準フレーム信号を抽出し、書込み制御信
号３７および読出し制御信号３８を生成出力する主信号
インターフェース部（以下、主信号Ｉ／Ｆ部という：第
２の主信号インターフェース手段）、２４〜２６は各書
込み制御信号３５〜３７に基づいて各伝送路の主信号を
順次記憶するとともに、読出し制御信号３８に基づいて
各主信号を同一位相で出力するバッファメモリ部、２
７，２８は各現用系主信号と予備系主信号とのいずれか
を切替出力する切替部（第２の切替手段）である。
および現用系伝送路Ｌ１，Ｌ２から受信した現用系主信
号から基準フレーム信号を抽出し、書込み制御信号３
５，３６を生成出力する主信号インターフェース部（以
下、主信号Ｉ／Ｆ部という：第１の主信号インターフェ
ース手段）、２３は予備系伝送路Ｌ０から受信した予備
系主信号から基準フレーム信号を抽出し、書込み制御信
号３７および読出し制御信号３８を生成出力する主信号
インターフェース部（以下、主信号Ｉ／Ｆ部という：第
２の主信号インターフェース手段）、２４〜２６は各書
込み制御信号３５〜３７に基づいて各伝送路の主信号を
順次記憶するとともに、読出し制御信号３８に基づいて
各主信号を同一位相で出力するバッファメモリ部、２
７，２８は各現用系主信号と予備系主信号とのいずれか
を切替出力する切替部（第２の切替手段）である。
【００１１】また図２は、バッファメモリ部２４〜２６
を示すブロック図であり、同図において、３２は読出し
制御信号３８に応じて所定値から計数動作を開始するこ
とにより読出しアドレスを生成するカウンタ、３１は書
込み制御信号３５に基づいて主信号を順に記憶するとと
もに、カウンタ３２の読出しアドレスに基づいて記憶し
ている主信号を出力するバッファメモリ（エラスティッ
クストア）である。
を示すブロック図であり、同図において、３２は読出し
制御信号３８に応じて所定値から計数動作を開始するこ
とにより読出しアドレスを生成するカウンタ、３１は書
込み制御信号３５に基づいて主信号を順に記憶するとと
もに、カウンタ３２の読出しアドレスに基づいて記憶し
ている主信号を出力するバッファメモリ（エラスティッ
クストア）である。
【００１２】次に、図３を参照して、本発明の動作とし
て、現用系伝送路Ｌ１から予備系伝送路Ｌ０に切替制御
する場合について説明する。図３は伝送路切替手順を示
すフローチャートである。まず、送信装置１に入力され
た各主信号は、基準フレーム信号重畳部１１，１２にて
所定の基準フレーム信号が重畳される。ここで、送信装
置１の切替部１３が現用伝送路Ｌ１側に切り替えられ、
現用系伝送路Ｌ１の主信号と同一の主信号が遅延部１５
に出力される（ステップ４１）。
て、現用系伝送路Ｌ１から予備系伝送路Ｌ０に切替制御
する場合について説明する。図３は伝送路切替手順を示
すフローチャートである。まず、送信装置１に入力され
た各主信号は、基準フレーム信号重畳部１１，１２にて
所定の基準フレーム信号が重畳される。ここで、送信装
置１の切替部１３が現用伝送路Ｌ１側に切り替えられ、
現用系伝送路Ｌ１の主信号と同一の主信号が遅延部１５
に出力される（ステップ４１）。
【００１３】遅延部１５には、各伝送路による遅延量の
バラツキを考慮して、予備系主信号が受信装置２の受信
位相においてすべての現用系主信号よりも遅延するよう
な遅延量が予め設定されており、予備系主信号はいずれ
の現用系主信号よりも遅延した位相で受信装置２にて受
信される。各現用系主信号および予備系主信号は、受信
装置２の主信号Ｉ／Ｆ部２１〜２３で受信され、それぞ
れ所定の書込み位相（例えば、受信したＪ１バイトの６
４マルチフレーム位相）を有する書込み制御信号３５〜
３７が生成され、バッファメモリ部２４〜２６内のバッ
ファメモリ３１に書込まれる。
バラツキを考慮して、予備系主信号が受信装置２の受信
位相においてすべての現用系主信号よりも遅延するよう
な遅延量が予め設定されており、予備系主信号はいずれ
の現用系主信号よりも遅延した位相で受信装置２にて受
信される。各現用系主信号および予備系主信号は、受信
装置２の主信号Ｉ／Ｆ部２１〜２３で受信され、それぞ
れ所定の書込み位相（例えば、受信したＪ１バイトの６
４マルチフレーム位相）を有する書込み制御信号３５〜
３７が生成され、バッファメモリ部２４〜２６内のバッ
ファメモリ３１に書込まれる。
【００１４】また、予備系の主信号Ｉ／Ｆ部２３では、
予備系主信号に重畳されている基準フレーム信号を基準
とし、さらに予備系の位相変動分を加えた読出し制御信
号３８が生成され、各バッファメモリ部２４〜２６に対
して共通に供給される。したがって、最も遅延している
予備系の基準フレーム信号に基づく読出し制御信号３８
が各バッファメモリ部２４〜２６に出力された時点で、
各現用系主信号および予備系主信号のバッファメモリ３
１への書込みがすでに終了していることになり、この読
出し制御信号３８に基づいて書くバッファメモリ３１か
ら主信号が同一タイミングで読出される（ステップ４
２）。
予備系主信号に重畳されている基準フレーム信号を基準
とし、さらに予備系の位相変動分を加えた読出し制御信
号３８が生成され、各バッファメモリ部２４〜２６に対
して共通に供給される。したがって、最も遅延している
予備系の基準フレーム信号に基づく読出し制御信号３８
が各バッファメモリ部２４〜２６に出力された時点で、
各現用系主信号および予備系主信号のバッファメモリ３
１への書込みがすでに終了していることになり、この読
出し制御信号３８に基づいて書くバッファメモリ３１か
ら主信号が同一タイミングで読出される（ステップ４
２）。
【００１５】この場合、各バッファメモリ部２４〜２６
のカウンタ３２は、主信号の伝送レートに応じた速度で
常に計数動作しており、読出し制御信号３８に応じてそ
のカウンタ値すなわちアドレスがリセットされ、所定の
アドレスすなわち主信号の書込み先頭アドレスから順に
読出しアドレスを生成出力する。このようにして現用系
主信号および予備系主信号は、各バッファメモリ部２４
〜２６から同一タイミングで読出され、切替部２７でい
ずれかが選択され出力される（ステップ４３）。
のカウンタ３２は、主信号の伝送レートに応じた速度で
常に計数動作しており、読出し制御信号３８に応じてそ
のカウンタ値すなわちアドレスがリセットされ、所定の
アドレスすなわち主信号の書込み先頭アドレスから順に
読出しアドレスを生成出力する。このようにして現用系
主信号および予備系主信号は、各バッファメモリ部２４
〜２６から同一タイミングで読出され、切替部２７でい
ずれかが選択され出力される（ステップ４３）。
【００１６】このように、予備系主信号を遅延させる遅
延部１５を設けて、すべての現用系主信号に比較して予
備系主信号が受信側で最も遅延するようになし、その予
備系主信号の基準フレーム信号に基づいて生成された読
出し制御信号３８に基づいて各現用系主信号および予備
系主信号をバッファメモリ３１から読出すようにしたの
で、１：Ｎの冗長系伝送路においても比較的簡単な遅延
制御で正確な無瞬断切替が実現される。
延部１５を設けて、すべての現用系主信号に比較して予
備系主信号が受信側で最も遅延するようになし、その予
備系主信号の基準フレーム信号に基づいて生成された読
出し制御信号３８に基づいて各現用系主信号および予備
系主信号をバッファメモリ３１から読出すようにしたの
で、１：Ｎの冗長系伝送路においても比較的簡単な遅延
制御で正確な無瞬断切替が実現される。
【００１７】なお、以上の説明において、予備系主信号
を遅延させる遅延部１５を送信装置１に設けた場合につ
いて説明したが、切替部１３以降であって主信号Ｉ／Ｆ
部２３より前段の予備系であればいずれに設けてもよ
く、例えば受信装置２内であって主信号Ｉ／Ｆ部２３よ
り前段に設けた場合でも、前述と同様の作用効果を奏す
るものとなる。また、現用系伝送路Ｌ１を予備系伝送路
Ｌ０に切り替える場合について説明したが、現用系伝送
路Ｌ２を予備系伝送路Ｌ０に切り替える場合、さらに現
用系伝送路が多数存在する場合でも前述と同様の作用効
果を奏するものである。
を遅延させる遅延部１５を送信装置１に設けた場合につ
いて説明したが、切替部１３以降であって主信号Ｉ／Ｆ
部２３より前段の予備系であればいずれに設けてもよ
く、例えば受信装置２内であって主信号Ｉ／Ｆ部２３よ
り前段に設けた場合でも、前述と同様の作用効果を奏す
るものとなる。また、現用系伝送路Ｌ１を予備系伝送路
Ｌ０に切り替える場合について説明したが、現用系伝送
路Ｌ２を予備系伝送路Ｌ０に切り替える場合、さらに現
用系伝送路が多数存在する場合でも前述と同様の作用効
果を奏するものである。
【００１８】
【発明の効果】以上説明したように、本発明は、すべて
の現用系主信号に比較して受信側における受信位相が最
も遅れるように予備系主信号に対して遅延を与える遅延
手段を設けて、送信側から、所定の基準フレーム信号が
重畳された切替対象となる現用系主信号を予備系主信号
として予備系伝送路に送信し、受信側で、遅延手段によ
り遅延が与えられた予備系主信号に重畳されている基準
フレーム信号に基づいて、各バッファメモリに記憶され
ている各現用系主信号および予備系主信号を同一タイミ
ングで読出して、切替対象となる現用系主信号と予備系
主信号のいずれかを切替出力するようにしたので、複雑
な遅延制御を必要とすることなく、すべての現用系主信
号と予備系主信号とが同位相で出力されることになり、
１：Ｎの冗長系伝送路においても比較的簡単な遅延制御
で正確な無瞬断切替を実現することが可能となる。
の現用系主信号に比較して受信側における受信位相が最
も遅れるように予備系主信号に対して遅延を与える遅延
手段を設けて、送信側から、所定の基準フレーム信号が
重畳された切替対象となる現用系主信号を予備系主信号
として予備系伝送路に送信し、受信側で、遅延手段によ
り遅延が与えられた予備系主信号に重畳されている基準
フレーム信号に基づいて、各バッファメモリに記憶され
ている各現用系主信号および予備系主信号を同一タイミ
ングで読出して、切替対象となる現用系主信号と予備系
主信号のいずれかを切替出力するようにしたので、複雑
な遅延制御を必要とすることなく、すべての現用系主信
号と予備系主信号とが同位相で出力されることになり、
１：Ｎの冗長系伝送路においても比較的簡単な遅延制御
で正確な無瞬断切替を実現することが可能となる。
【図１】 本発明の一実施例による伝送路無瞬断切替シ
ステムのブロック図である。
ステムのブロック図である。
【図２】 バッファメモリ部を示すブロック図である。
【図３】 伝送路切替手順を示すフローチャートであ
る。
る。
【図４】 従来の伝送路無瞬断切替システムのブロック
図である。
図である。
１…送信装置、１１，１２…基準フレーム信号重畳部、
１３，１４…切替部（第１の切替手段）、１５…遅延
部、２…受信装置、２１，２２…主信号インターフェー
ス部（主信号Ｉ／Ｆ部：第１の主信号インターフェース
手段）、２３…主信号インターフェース部（主信号Ｉ／
Ｆ部：第２の主信号インターフェース手段）、２４〜２
６…バッファメモリ部、２７，２８…切替部（第２の切
替手段）、３１…バッファメモリ、３２…カウンタ、３
５〜３７…書込み制御信号、３８…読出し制御信号、Ｌ
０…予備系伝送路、Ｌ１，Ｌ２…現用系伝送路。
１３，１４…切替部（第１の切替手段）、１５…遅延
部、２…受信装置、２１，２２…主信号インターフェー
ス部（主信号Ｉ／Ｆ部：第１の主信号インターフェース
手段）、２３…主信号インターフェース部（主信号Ｉ／
Ｆ部：第２の主信号インターフェース手段）、２４〜２
６…バッファメモリ部、２７，２８…切替部（第２の切
替手段）、３１…バッファメモリ、３２…カウンタ、３
５〜３７…書込み制御信号、３８…読出し制御信号、Ｌ
０…予備系伝送路、Ｌ１，Ｌ２…現用系伝送路。
Claims (2)
- 【請求項１】 送信側と受信側とを結ぶ複数の現用系伝
送路に対して１つの予備系伝送路が設けられている冗長
系伝送路に用いられ、主信号を瞬断させることなく現用
系伝送路のいずれかを予備系伝送路に切り替える伝送路
無瞬断切替システムにおいて、 送信側に、 それぞれの現用系伝送路に出力される現用系主信号に所
定の基準フレーム信号を重畳する基準フレーム信号重畳
部手段と、 基準フレーム信号が重畳された各現用系主信号のうちい
ずれかを選択し予備系主信号として予備系伝送路に出力
する第１の切替手段とを備え、 受信側に、 各現用系伝送路および予備系伝送路ごとに設けられ、受
信したそれぞれの現用系主信号および予備系主信号を一
時的に記憶するバッファメモリと、 各現用系伝送路ごとに設けられ、各現用系主信号を対応
するバッファメモリに書込む書込み制御を行う第１の主
信号インターフェース手段と、 予備系主信号を対応するバッファメモリに書込む書込み
制御を行うとともに、予備系主信号に重畳されている基
準フレーム信号に基づく同一タイミングですべてのバッ
ファメモリに記憶されている現用系主信号および予備系
主信号を読出す読出し制御を行う第２の主信号インター
フェース手段と、 各現用系伝送路ごとに設けられ、各現用系主信号と予備
系主信号とのいずれかを選択出力する第２の切替手段と
を備え、 第１の切替手段と第２の主信号インターフェース手段と
の間に設けられ、すべての現用系主信号に比較して受信
側における受信位相が最も遅れるように予備系主信号に
対して遅延を与える遅延手段を備えることを特徴とする
伝送路無瞬断切替システム。 - 【請求項２】 送信側と受信側とを結ぶ複数の現用系伝
送路に対して１つの予備系伝送路が設けられている冗長
系伝送路に用いられ、主信号を瞬断させることなく現用
系伝送路のいずれかを予備系伝送路に切り替える伝送路
無瞬断切替システムにおいて、 受信側であって、各現用系伝送路および予備系伝送路ご
とに、各現用系伝送路および予備系伝送路から受信した
それぞれの現用系主信号および予備系主信号を一時的に
記憶するバッファメモリを設けて、 送信側から、各現用系伝送路に出力される現用系主信号
に対して所定の基準フレーム信号を重畳して送信すると
ともに、基準フレーム信号が重畳された各現用系主信号
のうち切替対象となる現用系主信号を選択し予備系主信
号として予備系伝送路に送信し、 すべての現用系主信号に比較して受信側における受信位
相が遅れるように予備系主信号に対して遅延を与え、 受信側で、各現用系主信号および遅延が与えられた予備
系主信号を各バッファメモリに順次記憶し、遅延が与え
られた予備系主信号に重畳されている基準フレーム信号
に基づく同一タイミングで、各バッファメモリに記憶さ
れている各現用系主信号および予備系主信号を読出し、
前記切替対象となる現用系主信号と予備系主信号のいず
れかを切替出力するようにしたことを特徴とする伝送路
無瞬断切替方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7130214A JP2746203B2 (ja) | 1995-05-29 | 1995-05-29 | 伝送路無瞬断切替システムおよび方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7130214A JP2746203B2 (ja) | 1995-05-29 | 1995-05-29 | 伝送路無瞬断切替システムおよび方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08331105A true JPH08331105A (ja) | 1996-12-13 |
| JP2746203B2 JP2746203B2 (ja) | 1998-05-06 |
Family
ID=15028823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7130214A Expired - Lifetime JP2746203B2 (ja) | 1995-05-29 | 1995-05-29 | 伝送路無瞬断切替システムおよび方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2746203B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009267953A (ja) * | 2008-04-28 | 2009-11-12 | Oki Electric Ind Co Ltd | 冗長切替制御システム、方法及びプログラム |
-
1995
- 1995-05-29 JP JP7130214A patent/JP2746203B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009267953A (ja) * | 2008-04-28 | 2009-11-12 | Oki Electric Ind Co Ltd | 冗長切替制御システム、方法及びプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2746203B2 (ja) | 1998-05-06 |
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