JPH09284266A - フレームアライナ回路 - Google Patents
フレームアライナ回路Info
- Publication number
- JPH09284266A JPH09284266A JP8097122A JP9712296A JPH09284266A JP H09284266 A JPH09284266 A JP H09284266A JP 8097122 A JP8097122 A JP 8097122A JP 9712296 A JP9712296 A JP 9712296A JP H09284266 A JPH09284266 A JP H09284266A
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- majority
- signal
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 バッファ手段における処理速度や深さの低下
等を招くことなく信頼性向上が図れるフレームアライナ
回路を提供する。 【解決手段】 ＦＩＦＯメモリ回路１１から同時に読み
出した同一データＳ１５〜Ｓ１８のうち、データＳ１５
〜Ｓ１７に夫々対応する各セレクタ２１で、通常はデー
タＳ１５〜Ｓ１７を選択出力させる。この各データＳ１
５〜Ｓ１７から多数決判定回路本体２２により正規のデ
ータとしての信号Ｓ３を選択・出力する。各ＥＸＯＲ回
路２３は、各データＳ１５〜Ｓ１７と信号Ｓ３との一致
・不一致を検査し、ＥＸＯＲ回路２３の２入力が一致し
ていない場合、フリップフロップ２４が警報信号Ｓ２０
を生成し、また不一致のデータＳ１７に対応するセレク
タ２１の出力データＳ２１をデータ（予備ビット）Ｓ１
８に切り換える。
等を招くことなく信頼性向上が図れるフレームアライナ
回路を提供する。 【解決手段】 ＦＩＦＯメモリ回路１１から同時に読み
出した同一データＳ１５〜Ｓ１８のうち、データＳ１５
〜Ｓ１７に夫々対応する各セレクタ２１で、通常はデー
タＳ１５〜Ｓ１７を選択出力させる。この各データＳ１
５〜Ｓ１７から多数決判定回路本体２２により正規のデ
ータとしての信号Ｓ３を選択・出力する。各ＥＸＯＲ回
路２３は、各データＳ１５〜Ｓ１７と信号Ｓ３との一致
・不一致を検査し、ＥＸＯＲ回路２３の２入力が一致し
ていない場合、フリップフロップ２４が警報信号Ｓ２０
を生成し、また不一致のデータＳ１７に対応するセレク
タ２１の出力データＳ２１をデータ（予備ビット）Ｓ１
８に切り換える。
Description
【０００１】
【発明の属する技術分野】本発明は、フレームアライナ
回路に関し、特に、データ受信装置等におけるフレーム
位相合せ等に使用されるＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ
Ｆｉｒｓｔ−Ｏｕｔ）メモリのようなバッファ手段の信
頼性を高めことができるフレームアライナ回路に関す
る。
回路に関し、特に、データ受信装置等におけるフレーム
位相合せ等に使用されるＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ
Ｆｉｒｓｔ−Ｏｕｔ）メモリのようなバッファ手段の信
頼性を高めことができるフレームアライナ回路に関す
る。
【０００２】
【従来の技術】例えばデジタル伝送装置において、伝送
路中におけるフレーム位相は、中継装置等の経時劣化等
に起因するジッタにより一定していない。このため、Ｆ
ＩＦＯメモリ等のバッファ手段を用いてこのようなフレ
ーム位相合せを行うためのフレームアライナ回路が使用
されている。ここで、ＦＩＦＯメモリの故障によるシス
テムダウン等を防止するために、ＦＩＦＯメモリのエラ
ーチェックを行なってその信頼性向上を図る必要があ
る。
路中におけるフレーム位相は、中継装置等の経時劣化等
に起因するジッタにより一定していない。このため、Ｆ
ＩＦＯメモリ等のバッファ手段を用いてこのようなフレ
ーム位相合せを行うためのフレームアライナ回路が使用
されている。ここで、ＦＩＦＯメモリの故障によるシス
テムダウン等を防止するために、ＦＩＦＯメモリのエラ
ーチェックを行なってその信頼性向上を図る必要があ
る。
【０００３】このようなエラーチェックのための技術と
しては、例えば、実開平４−３３１４６号公報に開示さ
れたものがある。この従来例では、１ビット幅のＦＩＦ
Ｏメモリを用い、このＦＩＦＯメモリにシリアルに同一
のデータを３回書き込む３パルス発生回路、ＦＩＦＯメ
モリの出力側に接続された２つのデータ保持用レジス
タ、この保持用レジスタに保持されたデータとＦＩＦＯ
メモリの残余の１のデータとから多数決判定により１の
データを選択する３入力多数決回路とを備えたＦＩＦＯ
メモリ装置が開示されている。
しては、例えば、実開平４−３３１４６号公報に開示さ
れたものがある。この従来例では、１ビット幅のＦＩＦ
Ｏメモリを用い、このＦＩＦＯメモリにシリアルに同一
のデータを３回書き込む３パルス発生回路、ＦＩＦＯメ
モリの出力側に接続された２つのデータ保持用レジス
タ、この保持用レジスタに保持されたデータとＦＩＦＯ
メモリの残余の１のデータとから多数決判定により１の
データを選択する３入力多数決回路とを備えたＦＩＦＯ
メモリ装置が開示されている。
【０００４】このＦＩＦＯメモリ装置では、ＦＩＦＯメ
モリに対して１つのデータについて３回の書き込みをシ
リアルに行うとともに、データの読み出し時においてこ
れら同一データを３回読み出し、先に読み出した２個の
データをレジスタに保持するとともに、読み出した３個
のデータのうち３入力多数決回路で多い同一データを正
しいデータとして選択出力している。
モリに対して１つのデータについて３回の書き込みをシ
リアルに行うとともに、データの読み出し時においてこ
れら同一データを３回読み出し、先に読み出した２個の
データをレジスタに保持するとともに、読み出した３個
のデータのうち３入力多数決回路で多い同一データを正
しいデータとして選択出力している。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来構成の場合、１個のデータをＦＩＦＯメモリにシリア
ルに複数回（３回）書き込む構成であることから、書き
込みや読み出しの際の処理速度がその分だけ（１／３
に）低下し、またＦＩＦＯメモリの深さも同様に（１／
３に）減少してしまうという問題があった。
来構成の場合、１個のデータをＦＩＦＯメモリにシリア
ルに複数回（３回）書き込む構成であることから、書き
込みや読み出しの際の処理速度がその分だけ（１／３
に）低下し、またＦＩＦＯメモリの深さも同様に（１／
３に）減少してしまうという問題があった。
【０００６】また、ＦＩＦＯメモリからシリアルにデー
タ読み出しを行う構成であることから、複数ビット（２
ビット以上）の連続したメモリ障害が発生してエラーが
生じた場合には、多数決判定によりこれを回復すること
ができない。さらに多数決判定で不一致が発生した場合
にこの状態を警告することができず、エラーの発生を確
認できないという問題もあった。
タ読み出しを行う構成であることから、複数ビット（２
ビット以上）の連続したメモリ障害が発生してエラーが
生じた場合には、多数決判定によりこれを回復すること
ができない。さらに多数決判定で不一致が発生した場合
にこの状態を警告することができず、エラーの発生を確
認できないという問題もあった。
【０００７】本発明の課題は、ＦＩＦＯメモリ等のバッ
ファ手段における処理速度や深さの低下等を招くことな
く信頼性向上を図ることができる、フレームアライナ回
路を提供することにある。
ファ手段における処理速度や深さの低下等を招くことな
く信頼性向上を図ることができる、フレームアライナ回
路を提供することにある。
【０００８】
【課題を解決するための手段】本発明のフレームアライ
ナ回路は、受信したデータを同一タイミングで複数組蓄
積するバッファ手段と、該バッファ手段に蓄積されてい
る複数組のデータを同一タイミングで読み出して多数決
判定により選択した１つのデータを出力する判定手段と
を有することを特徴とする。
ナ回路は、受信したデータを同一タイミングで複数組蓄
積するバッファ手段と、該バッファ手段に蓄積されてい
る複数組のデータを同一タイミングで読み出して多数決
判定により選択した１つのデータを出力する判定手段と
を有することを特徴とする。
【０００９】好ましくは、前記判定手段は、前記読み出
された複数組のデータの少なくとも１つを予備データと
し、前記予備データを除く前記読み出された複数組のデ
ータを前記多数決判定回路により多数決判定するととも
に、前記予備データを除く前記読み出された複数組のデ
ータのうちの多数決判定により選択した１つのデータと
不一致であるデータを前記予備データに切換えるもので
ある。さらに、好ましくは、前記判定手段は、多数決判
定の前後におけるデータが不一致の場合に警告信号を出
力するものである。
された複数組のデータの少なくとも１つを予備データと
し、前記予備データを除く前記読み出された複数組のデ
ータを前記多数決判定回路により多数決判定するととも
に、前記予備データを除く前記読み出された複数組のデ
ータのうちの多数決判定により選択した１つのデータと
不一致であるデータを前記予備データに切換えるもので
ある。さらに、好ましくは、前記判定手段は、多数決判
定の前後におけるデータが不一致の場合に警告信号を出
力するものである。
【００１０】
【発明の実施の形態】以下に、本発明の実施の形態を図
面を参照して説明する。
面を参照して説明する。
【００１１】図１に、本発明の一実施形態となるフレー
ムアライナ回路を使用したデータ受信装置の一部を示
す。図１において、フレーム同期制御部１は、回線側の
クロックと同期するクロックを生成して回線からの受信
データ信号Ｓ１を取り込み、フレームアライナ回路２に
信号Ｓ２として出力する。フレームアライナ回路２は、
信号Ｓ２を回線側のクロックからバス側のクロックに乗
せ換えた信号Ｓ３としてバス制御部３に出力する。バス
制御部３は、バス側のクロックと同期して動作し、信号
Ｓ４を図示しない上位装置に通じるバス上に送る一方、
バス側からの信号Ｓ４を受けてフレーム同期制御部１へ
送るように制御する。フレーム同期制御部１は、バス制
御部３からの信号Ｓ５をバス側のクロックと同期させた
信号Ｓ６として出力する。なお、図示しない相手側受信
装置でも、同様にして、クロックの同期化が行われる。
ムアライナ回路を使用したデータ受信装置の一部を示
す。図１において、フレーム同期制御部１は、回線側の
クロックと同期するクロックを生成して回線からの受信
データ信号Ｓ１を取り込み、フレームアライナ回路２に
信号Ｓ２として出力する。フレームアライナ回路２は、
信号Ｓ２を回線側のクロックからバス側のクロックに乗
せ換えた信号Ｓ３としてバス制御部３に出力する。バス
制御部３は、バス側のクロックと同期して動作し、信号
Ｓ４を図示しない上位装置に通じるバス上に送る一方、
バス側からの信号Ｓ４を受けてフレーム同期制御部１へ
送るように制御する。フレーム同期制御部１は、バス制
御部３からの信号Ｓ５をバス側のクロックと同期させた
信号Ｓ６として出力する。なお、図示しない相手側受信
装置でも、同様にして、クロックの同期化が行われる。
【００１２】フレームアライナ回路２は、図２に示すよ
うに、ＦＩＦＯメモリ回路１１、並びに切換機構付多数
決回路１５とを備えて構成されてる。ＦＩＦＯメモリ回
路１１は、メモリ部１４、書込み制御部１２、並びに読
出し制御部１３から構成される。
うに、ＦＩＦＯメモリ回路１１、並びに切換機構付多数
決回路１５とを備えて構成されてる。ＦＩＦＯメモリ回
路１１は、メモリ部１４、書込み制御部１２、並びに読
出し制御部１３から構成される。
【００１３】メモリ部１４は、書込み制御部１２により
書込み動作が制御されるとともに読み出し制御部１３に
より読出し動作が制御されるもので、同一の入力データ
である信号Ｓ２を同時（パラレル）に４ビットずつ書き
込むことができる。書込み制御部１２は、回線側のクロ
ックＳ１１で動作し、ライトアドレスカウンタのリセッ
ト（アドレス‘０’）Ｓ１２で書込み動作が開始する。
また、読出し制御部１３は、回線側のクロックＳ１３で
動作し、リードアドレスカウンタのリセット（アドレス
‘０’）Ｓ１４で読出し動作が開始する。
書込み動作が制御されるとともに読み出し制御部１３に
より読出し動作が制御されるもので、同一の入力データ
である信号Ｓ２を同時（パラレル）に４ビットずつ書き
込むことができる。書込み制御部１２は、回線側のクロ
ックＳ１１で動作し、ライトアドレスカウンタのリセッ
ト（アドレス‘０’）Ｓ１２で書込み動作が開始する。
また、読出し制御部１３は、回線側のクロックＳ１３で
動作し、リードアドレスカウンタのリセット（アドレス
‘０’）Ｓ１４で読出し動作が開始する。
【００１４】ここで、ＦＩＦＯメモリ回路１１から同時
に読み出された４つのデータＳ１５〜Ｓ１８は、切換機
構付多数決回路１５に入力され、正しいデータＳ３が選
択出力される。このとき、データＳ１５〜Ｓ１７に不一
致が生じた場合、多数決回路１５は警報信号Ｓ１９を出
力する。図３に、切換機能付多数決回路の具体的な構成
例を示す。図３において、ＦＩＦＯメモリ回路１１から
同時に読み出されたデータＳ１５〜Ｓ１８のうち、デー
タＳ１８は予備ビットとして使用される。そして、デー
タＳ１５〜Ｓ１７に夫々対応する各セレクタ（ＳＥＬ）
２１では、データＳ１５〜Ｓ１７とデータ（予備ビッ
ト）Ｓ１８とが入力され、また通常はデータＳ１５〜Ｓ
１７が選択出力される。
に読み出された４つのデータＳ１５〜Ｓ１８は、切換機
構付多数決回路１５に入力され、正しいデータＳ３が選
択出力される。このとき、データＳ１５〜Ｓ１７に不一
致が生じた場合、多数決回路１５は警報信号Ｓ１９を出
力する。図３に、切換機能付多数決回路の具体的な構成
例を示す。図３において、ＦＩＦＯメモリ回路１１から
同時に読み出されたデータＳ１５〜Ｓ１８のうち、デー
タＳ１８は予備ビットとして使用される。そして、デー
タＳ１５〜Ｓ１７に夫々対応する各セレクタ（ＳＥＬ）
２１では、データＳ１５〜Ｓ１７とデータ（予備ビッ
ト）Ｓ１８とが入力され、また通常はデータＳ１５〜Ｓ
１７が選択出力される。
【００１５】各データＳ１５〜Ｓ１７は、多数決回路本
体２２に入力され、多数決判定により２以上の同一デー
タが正規のデータＳ３として選択・出力される。多数決
回路本体２２の具体的な構成例を図４に示した。また、
ＦＩＦＯメモリ回路１１からの読み出しデータＡ、Ｂ、
Ｃと出力データＤとの関係を図５に示す。
体２２に入力され、多数決判定により２以上の同一デー
タが正規のデータＳ３として選択・出力される。多数決
回路本体２２の具体的な構成例を図４に示した。また、
ＦＩＦＯメモリ回路１１からの読み出しデータＡ、Ｂ、
Ｃと出力データＤとの関係を図５に示す。
【００１６】図３において、データＳ１５〜Ｓ１７に夫
々対応する各ＥＸＯＲ回路２３は、各データＳ１５〜Ｓ
１７と多数決回路８の出力データＳ３とが一致している
か否かを検査する。そして、ＦＩＦＯメモリ回路１１に
対するデータの書き込みあるいは読み出しにエラーが発
生し、例えば図６でＸに示すように、本来は同一のデー
タであるはずのＥＸＯＲ回路２３の２入力が一致してい
ない場合には、ＥＸＯＲ回路２３からの出力Ｓ２２が
“１”になる。これにより、フリップフロップ２４がセ
ットされ、フリップフロップ２４は次のクロックＳ３０
の立ち上りで信号Ｓ２３を出力する。この結果、ＯＲ回
路２５を介して図示しない警報手段を動作させる警報信
号Ｓ２０が出力される。
々対応する各ＥＸＯＲ回路２３は、各データＳ１５〜Ｓ
１７と多数決回路８の出力データＳ３とが一致している
か否かを検査する。そして、ＦＩＦＯメモリ回路１１に
対するデータの書き込みあるいは読み出しにエラーが発
生し、例えば図６でＸに示すように、本来は同一のデー
タであるはずのＥＸＯＲ回路２３の２入力が一致してい
ない場合には、ＥＸＯＲ回路２３からの出力Ｓ２２が
“１”になる。これにより、フリップフロップ２４がセ
ットされ、フリップフロップ２４は次のクロックＳ３０
の立ち上りで信号Ｓ２３を出力する。この結果、ＯＲ回
路２５を介して図示しない警報手段を動作させる警報信
号Ｓ２０が出力される。
【００１７】また、フリップフロップ２４がセットされ
ると、エラーが検出されたデータＳ１７に対応するセレ
クタ２１の出力データＳ２１がデータ（予備ビット）Ｓ
１８に切り換えられる。これにより、エラー状態から正
常な状態に回復される。このような、切換えはその後に
同様なエラーが生た場合にも同様にして行われ、正常な
状態に自動的に回復することができる。
ると、エラーが検出されたデータＳ１７に対応するセレ
クタ２１の出力データＳ２１がデータ（予備ビット）Ｓ
１８に切り換えられる。これにより、エラー状態から正
常な状態に回復される。このような、切換えはその後に
同様なエラーが生た場合にも同様にして行われ、正常な
状態に自動的に回復することができる。
【００１８】
【発明の効果】以上のように、本発明によれば、バッフ
ァ手段に対してパラレルに複数組のデータを書き込み、
読み出しを行う構成であるので、バッファ手段における
処理速度や深さの低下等を招くことなく信頼性向上が図
れるフレームアライナ回路を提供することができる。ま
た、複数組のデータの少なくとも１つを予備データとし
て使用し、多数決判定の結果と不一致のデータを予備デ
ータに切換えることで、バッファ手段からの出力データ
の信頼性を一層向上することができる。さらに、多数決
判定の前途におけるデータ不一致がある場合に警告信号
を出力することで、エラーの発生を確認することができ
る。
ァ手段に対してパラレルに複数組のデータを書き込み、
読み出しを行う構成であるので、バッファ手段における
処理速度や深さの低下等を招くことなく信頼性向上が図
れるフレームアライナ回路を提供することができる。ま
た、複数組のデータの少なくとも１つを予備データとし
て使用し、多数決判定の結果と不一致のデータを予備デ
ータに切換えることで、バッファ手段からの出力データ
の信頼性を一層向上することができる。さらに、多数決
判定の前途におけるデータ不一致がある場合に警告信号
を出力することで、エラーの発生を確認することができ
る。
【図１】本発明のフレームアライナ回路が適用されるデ
ータ受信装置のブロック図。
ータ受信装置のブロック図。
【図２】本発明の実施の形態のフレームアライナ回路の
ブロック図。
ブロック図。
【図３】図２のフレームアライナ回路を構成する多数決
回路の構成例の説明図。
回路の構成例の説明図。
【図４】図３の多数決回路本体の構成例の説明図。
【図５】多数決回路本体における論理値表の説明図。
【図６】図２のフレームアライナ回路における各信号の
タイミングを示した説明図。
タイミングを示した説明図。
２ フレームアライナ回路 １１ ＦＩＦＯメモリ回路 １４ メモリ部 １５ 切換機構付多数決回路 ２１ セレクタ ２２ 多数決回路本体 ２３ ＥＸＯＲ回路 ２４ フリップフロップ ２５ ＯＲ回路
Claims (3)
- 【請求項１】 受信したデータを同一タイミングで複数
組蓄積するバッファ手段と、該バッファ手段に蓄積され
ている複数組のデータを同一タイミングで読み出して多
数決判定により選択した１つのデータを出力する判定手
段とを有することを特徴とするフレームアライナ回路。 - 【請求項２】 前記判定手段は、前記読み出された複数
組のデータの少なくとも１つを予備データとし、前記予
備データを除く前記読み出された複数組のデータを前記
多数決判定回路により多数決判定するとともに、前記予
備データを除く前記読み出された複数組のデータのうち
の多数決判定により選択した１つのデータと不一致であ
るデータを前記予備データに切換えることを特徴とする
請求項１記載のフレームアライナ回路。 - 【請求項３】 前記判定手段は、多数決判定の前後にお
けるデータが不一致の場合に警告信号を出力することを
特徴とする請求項１または２記載のフレームアライナ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8097122A JPH09284266A (ja) | 1996-04-18 | 1996-04-18 | フレームアライナ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8097122A JPH09284266A (ja) | 1996-04-18 | 1996-04-18 | フレームアライナ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09284266A true JPH09284266A (ja) | 1997-10-31 |
Family
ID=14183772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8097122A Pending JPH09284266A (ja) | 1996-04-18 | 1996-04-18 | フレームアライナ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09284266A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6201762B1 (en) | 1999-06-16 | 2001-03-13 | Denso Corporation | EPROM circuit with error correction |
| US6718275B2 (en) | 2001-03-19 | 2004-04-06 | Denso Corporation | Trimming circuit for a physical quantity sensor |
-
1996
- 1996-04-18 JP JP8097122A patent/JPH09284266A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6201762B1 (en) | 1999-06-16 | 2001-03-13 | Denso Corporation | EPROM circuit with error correction |
| US6718275B2 (en) | 2001-03-19 | 2004-04-06 | Denso Corporation | Trimming circuit for a physical quantity sensor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7574638B2 (en) | Semiconductor device tested using minimum pins and methods of testing the same | |
| JP2002507856A (ja) | シリアルリンクを多重化するためのシステム及び方法 | |
| JPH09284266A (ja) | フレームアライナ回路 | |
| US7512190B2 (en) | Data transmission apparatus using asynchronous dual-rail bus and method therefor | |
| JPH10247899A (ja) | シリアル伝送方法及びその同期誤り検出方法 | |
| JP3401729B2 (ja) | スプリットバス制御回路 | |
| JPS6123436A (ja) | 送信装置 | |
| JP3323977B2 (ja) | 信号切替回路 | |
| JP3161795B2 (ja) | 位相制御装置 | |
| JPH0348944A (ja) | エラー情報記憶方式 | |
| US6260153B1 (en) | Automatic compensation circuit for no margin input data | |
| JP3388335B2 (ja) | マルチフレーム位相合わせ回路 | |
| JPH06161911A (ja) | データ転送方式 | |
| JPH0774755A (ja) | Ａｔｍ通信システムにおける現用予備両系セル位相合せ装置 | |
| JPH08213976A (ja) | クロック乗り換え回路 | |
| JPH0713874A (ja) | 多重化記憶システム | |
| JPH10307764A (ja) | 並列バス | |
| JPH09212432A (ja) | データ転送方式 | |
| JPH05227118A (ja) | 通信システムにおける二重化系のパス監視方式 | |
| JP2001229079A (ja) | メモリおよびスイッチ回路のデータエラー検出回路 | |
| JP2000295204A (ja) | データライン選択装置 | |
| JPH02233035A (ja) | 多重化回線のアラーム検出方式 | |
| JPH043237A (ja) | 主記憶装置保護方式 | |
| JPH07154359A (ja) | ポインタ付替回路 | |
| JPH10257035A (ja) | 伝送装置 |