JPH0642667B2 - 送信装置 - Google Patents
送信装置Info
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- JPH0642667B2 JPH0642667B2 JP59142259A JP14225984A JPH0642667B2 JP H0642667 B2 JPH0642667 B2 JP H0642667B2 JP 59142259 A JP59142259 A JP 59142259A JP 14225984 A JP14225984 A JP 14225984A JP H0642667 B2 JPH0642667 B2 JP H0642667B2
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】 ［技術分野］ 本発明は送信すべきデータに同期符号を付加して送出す
ると共に、受信データに対しては誤り訂正を行うように
したデータ通信方式における送信装置に関し、例えば、
高速ファクシミリの高速チャンネル用送受信部などに好
適なものである。
ると共に、受信データに対しては誤り訂正を行うように
したデータ通信方式における送信装置に関し、例えば、
高速ファクシミリの高速チャンネル用送受信部などに好
適なものである。
［従来技術］ 最近では衛星や光ケーブルを使用した広帯域通信回線の
研究が進められているが、冗長度抑圧符号化を行う場
合、画像の高品質を維持するには誤り訂正を行う必要が
ある。誤り訂正を行う制御方式としては、誤りフレーム
を再送する方式があるが、例えば衛星通信では往復約
0.6秒の遅延があるため、誤りフレームを再送する時間
が画面伝送時間に対して無視できず、伝送効率が悪くな
るという欠点があった。
研究が進められているが、冗長度抑圧符号化を行う場
合、画像の高品質を維持するには誤り訂正を行う必要が
ある。誤り訂正を行う制御方式としては、誤りフレーム
を再送する方式があるが、例えば衛星通信では往復約
0.6秒の遅延があるため、誤りフレームを再送する時間
が画面伝送時間に対して無視できず、伝送効率が悪くな
るという欠点があった。
次に、第１図に本装置は、電話回線を用いてデータの送
受を行うことを想定したものである。
受を行うことを想定したものである。
まず、送信すべきデータの処理についてその概略を説明
する。送信しようとするデジタルデータTDATA2は送信シ
ンドロームレジスタTSR に送られ、ゲート信号G1に応答
して所定ビットの誤り訂正符号が付加される。そのデー
タはマルチプレクサMPX4を介して第１メモリM1または第
２メモリM2のいずれかに送られ、標準配列からインター
リーブ配列に変換するための蓄積がなされる。そして、
マルチプレクサMPX5を介して所定の順序で読み出された
インターリーブ配列のデータは同期符号付加回路SYN に
送られ、先頭に同期符号が付加される。ここで、第１メ
モリM1および第２メモリM2への書き込み、あるいは、こ
れらメモリからの読み出しはそれぞれ独立して作動する
第１アドレスカウンタAC1 および第２アドレスカウンタ
AC2 によるアドレス指定の下に行われる。
する。送信しようとするデジタルデータTDATA2は送信シ
ンドロームレジスタTSR に送られ、ゲート信号G1に応答
して所定ビットの誤り訂正符号が付加される。そのデー
タはマルチプレクサMPX4を介して第１メモリM1または第
２メモリM2のいずれかに送られ、標準配列からインター
リーブ配列に変換するための蓄積がなされる。そして、
マルチプレクサMPX5を介して所定の順序で読み出された
インターリーブ配列のデータは同期符号付加回路SYN に
送られ、先頭に同期符号が付加される。ここで、第１メ
モリM1および第２メモリM2への書き込み、あるいは、こ
れらメモリからの読み出しはそれぞれ独立して作動する
第１アドレスカウンタAC1 および第２アドレスカウンタ
AC2 によるアドレス指定の下に行われる。
一方、回線を介して伝送されてきたデータは、所定の処
理を受けた後に受信データRDATA1として同期符号検出回
路DET に導入される。次いで、同期符号の検出に応答し
てタイミング信号発生回路GEN が付勢され、各種メモリ
のアドレス制御ならびに誤り訂正動作に必要なタイミン
グ制御が行われる。そして、送信時とは逆に、インター
リーブ配列から標準配列に戻すためにメモリM1，M2への
格納およびこれらメモリからの読み出しが行われる。
理を受けた後に受信データRDATA1として同期符号検出回
路DET に導入される。次いで、同期符号の検出に応答し
てタイミング信号発生回路GEN が付勢され、各種メモリ
のアドレス制御ならびに誤り訂正動作に必要なタイミン
グ制御が行われる。そして、送信時とは逆に、インター
リーブ配列から標準配列に戻すためにメモリM1，M2への
格納およびこれらメモリからの読み出しが行われる。
標準配列に戻されたデータは第３メモリM3および誤り位
置検出回路EDETに導入される。その結果として得られた
シンドロームに基づいて、該当するビットの反転が排他
的論理和回路EXORにより行われ、訂正後のデータRDATA2
が得られる。
置検出回路EDETに導入される。その結果として得られた
シンドロームに基づいて、該当するビットの反転が排他
的論理和回路EXORにより行われ、訂正後のデータRDATA2
が得られる。
上述した第３メモリのアドレスは、第３アドレスカウン
タAC3 により指定される。また、シンドロームレジスタ
（図示せず）をクリアし、あるいは、結果として得られ
たシンドロームをラッチするための制御信号はタイミン
グ信号発生回路GEN から与えられる。
タAC3 により指定される。また、シンドロームレジスタ
（図示せず）をクリアし、あるいは、結果として得られ
たシンドロームをラッチするための制御信号はタイミン
グ信号発生回路GEN から与えられる。
このような装置にあっては、２個のインターリーブ用ア
ドレスカウンタ、誤り訂正用メモリのアドレスカウン
タ、タイミング信号発生回路等をそれぞれ独立のハード
ウエアとして保持する必要があった。その結果、装置全
体の規模を大型化しなければならないという欠点がみら
れた。
ドレスカウンタ、誤り訂正用メモリのアドレスカウン
タ、タイミング信号発生回路等をそれぞれ独立のハード
ウエアとして保持する必要があった。その結果、装置全
体の規模を大型化しなければならないという欠点がみら
れた。
更に、制御タイミングの変更その他仕様の変更などが生
じた場合には、これら各回路を新たに設計しなおさなけ
ればならないなど、回路自体の融通性の悪さが問題とな
っていた。
じた場合には、これら各回路を新たに設計しなおさなけ
ればならないなど、回路自体の融通性の悪さが問題とな
っていた。
［目的］ 本発明の目的は、上述の点に鑑み、送信データに対する
誤り訂正符号と同期符号との付加のための回路構成を簡
略化して装置の規模を縮小すると共に、通信データ形式
の変更等にも簡単に対処し得る送信装置を提供すること
にある。
誤り訂正符号と同期符号との付加のための回路構成を簡
略化して装置の規模を縮小すると共に、通信データ形式
の変更等にも簡単に対処し得る送信装置を提供すること
にある。
かかる目的を達成するために、本発明では、送信すべき
データに対して、第１の所定ビットごとに誤り訂正符号
を付加し、該誤り訂正符号が付加されたデータに対し
て、第２の所定ビットごとに同期符号を付加して、送信
データとして送信するための送信装置に、送信すべきデ
ータを入力して、該データに対する誤り訂正符号を生成
し、該誤り訂正符号を付加して出力するための誤り訂正
符号付加手段と、前記誤り訂正符号が付加されたデータ
を入力して、与えられた同期符号を付加して出力するた
めの同期符号付加手段と、送信データのビット数を計数
する計数手段と、該計数手段による計数値を入力アドレ
スとして、前記送信すべきデータの前記第１の所定ビッ
トごとの値に対応する計数値の入力に対して、前記送信
すべきデータの前記誤り訂正符号付加手段への新たな入
力を制限するための予め記憶された第１の制御情報を、
前記誤り訂正符号付加手段に出力し、前記誤り訂正符号
が付加されたデータの前記第２の所定ビットごとの値に
対応する計数値の入力に対して、前記第１の所定ビット
に一致するアドレスの入力に対して、前記送信すべきデ
ータの前記誤り訂正符号付加手段への新たな入力を制限
するための予め記憶された第１の制御情報を、前記誤り
訂正符号付加手段に出力し、前記第２の所定ビットに一
致するアドレスの入力に対して、前記誤り訂正符号の付
加されたデータの前記同期符号付加手段への新たな入力
を制限するための予め記憶された第２の制御情報と、前
記同期符号とを、前記付加手段に出力する記憶手段とを
備えたことを特徴とする。
データに対して、第１の所定ビットごとに誤り訂正符号
を付加し、該誤り訂正符号が付加されたデータに対し
て、第２の所定ビットごとに同期符号を付加して、送信
データとして送信するための送信装置に、送信すべきデ
ータを入力して、該データに対する誤り訂正符号を生成
し、該誤り訂正符号を付加して出力するための誤り訂正
符号付加手段と、前記誤り訂正符号が付加されたデータ
を入力して、与えられた同期符号を付加して出力するた
めの同期符号付加手段と、送信データのビット数を計数
する計数手段と、該計数手段による計数値を入力アドレ
スとして、前記送信すべきデータの前記第１の所定ビッ
トごとの値に対応する計数値の入力に対して、前記送信
すべきデータの前記誤り訂正符号付加手段への新たな入
力を制限するための予め記憶された第１の制御情報を、
前記誤り訂正符号付加手段に出力し、前記誤り訂正符号
が付加されたデータの前記第２の所定ビットごとの値に
対応する計数値の入力に対して、前記第１の所定ビット
に一致するアドレスの入力に対して、前記送信すべきデ
ータの前記誤り訂正符号付加手段への新たな入力を制限
するための予め記憶された第１の制御情報を、前記誤り
訂正符号付加手段に出力し、前記第２の所定ビットに一
致するアドレスの入力に対して、前記誤り訂正符号の付
加されたデータの前記同期符号付加手段への新たな入力
を制限するための予め記憶された第２の制御情報と、前
記同期符号とを、前記付加手段に出力する記憶手段とを
備えたことを特徴とする。
以下、図面を参照して本発明を詳細に説明する。
［実施例］ 第２図は、本発明を適用した高速ファクシミリの送受信
部を示すブロック図である。ここで、TDATA2は送信すべ
き 120ビット長のデータ、２は７ビットの誤り訂正符号
（ハミング符号）を付加するための送信シンドロームレ
ジスタ、４はマルチプレクサ、M1およびM2はそれぞれ 1
27×16ビットのメモリである。また、10はマルチプレク
サ、12はインターリーブ配列されたデータに32ビットの
同期符号を付加する同期符号付加回路である。
部を示すブロック図である。ここで、TDATA2は送信すべ
き 120ビット長のデータ、２は７ビットの誤り訂正符号
（ハミング符号）を付加するための送信シンドロームレ
ジスタ、４はマルチプレクサ、M1およびM2はそれぞれ 1
27×16ビットのメモリである。また、10はマルチプレク
サ、12はインターリーブ配列されたデータに32ビットの
同期符号を付加する同期符号付加回路である。
14は回線側から送られてくる受信データRDATA1を逐次取
り込むための32ビットシフトレジスタ、16はシフトレジ
スタ14の内容を監視して同期符号（フラグ）を検出する
フラグ検出器、18はフラグ検出に応答してブロック同期
カウンタ20を初期化する同期回路、ROM1〜ROM3はブロッ
ク同期カウンタの計数出力値ならびにマイクロプロセッ
サ（図示せず）から送出される送受切換信号T/R をアド
レスとして入力する読み出し専用メモリである。
り込むための32ビットシフトレジスタ、16はシフトレジ
スタ14の内容を監視して同期符号（フラグ）を検出する
フラグ検出器、18はフラグ検出に応答してブロック同期
カウンタ20を初期化する同期回路、ROM1〜ROM3はブロッ
ク同期カウンタの計数出力値ならびにマイクロプロセッ
サ（図示せず）から送出される送受切換信号T/R をアド
レスとして入力する読み出し専用メモリである。
M3はデインターリーブ配列されたデータを蓄積する127
ビットのメモリ、22はメモリM3と同じデータを導入して
シンドロームを決定するための受信シンドロームレジス
タ、24は決定されたシンドロームを一時的に保持してお
くラッチ回路、ROM4はラッチ回路24の出力をアドレスと
して誤りビット位置（メモリM3のアドレス）を出力する
読み出し専用メモリである。26はメモリM3と同一のビッ
ト位置（アドレス）情報を導入し、ROM4の出力と一致し
た場合には、当該ビット位置の内容を反転させるための
排他的論理和ゲート28に論理「１」信号を送出する比較
器である。
ビットのメモリ、22はメモリM3と同じデータを導入して
シンドロームを決定するための受信シンドロームレジス
タ、24は決定されたシンドロームを一時的に保持してお
くラッチ回路、ROM4はラッチ回路24の出力をアドレスと
して誤りビット位置（メモリM3のアドレス）を出力する
読み出し専用メモリである。26はメモリM3と同一のビッ
ト位置（アドレス）情報を導入し、ROM4の出力と一致し
た場合には、当該ビット位置の内容を反転させるための
排他的論理和ゲート28に論理「１」信号を送出する比較
器である。
次に、本実施例の動作を説明する。
まず、送信時には、ROM1〜ROM3から送出されるゲート信
号GATE1 に応答して送信すべきデータ(120ビット(TDATA
2 のクロックが停止され、７ビットの誤り訂正符号が付
加される。これにより、受信側では120 ビットのデータ
中１ビットのデータ誤りを訂正することが可能となる。
号GATE1 に応答して送信すべきデータ(120ビット(TDATA
2 のクロックが停止され、７ビットの誤り訂正符号が付
加される。これにより、受信側では120 ビットのデータ
中１ビットのデータ誤りを訂正することが可能となる。
127 ビットのデータはマルチプレクサ４を介してメモリ
M1またはM2のいずれかにストアされる。これらメモリは
標準のデータ配列からインターリブ配列に変換するため
のメモリであり、第３図に示すように、メモリの縦(X)
方向に127 ビット単位で順次記憶されていく。そして、
読み出し時には、横(Y) 方向に16ビット単位で順次読み
出される。このことにより、標準配列からインターリー
ブ配列への変換が行われる。これとは逆に受信側では、
受信データは横(Y) 方向に書き込まれ、読み出し時には
縦(X) 方向に読み出されて、再び標準配列のデータが得
られる。
M1またはM2のいずれかにストアされる。これらメモリは
標準のデータ配列からインターリブ配列に変換するため
のメモリであり、第３図に示すように、メモリの縦(X)
方向に127 ビット単位で順次記憶されていく。そして、
読み出し時には、横(Y) 方向に16ビット単位で順次読み
出される。このことにより、標準配列からインターリー
ブ配列への変換が行われる。これとは逆に受信側では、
受信データは横(Y) 方向に書き込まれ、読み出し時には
縦(X) 方向に読み出されて、再び標準配列のデータが得
られる。
このようにインターリブ配列とすることによって、回線
伝送時に生じる16ビット以下のバースト誤りを訂正する
ことが可能となる。かかる理論は周知のことであるので
詳細な説明は省略する。
伝送時に生じる16ビット以下のバースト誤りを訂正する
ことが可能となる。かかる理論は周知のことであるので
詳細な説明は省略する。
上述のメモリM1，M2は、ROM1〜ROM3から送出されるM1／
M2切換信号に応じて2032(16 ×127)ビット毎に切換えら
れる。かくして、一方のメモリM1またはM2に書き込みが
行われている間、他方のメモリからはマルチプレクサ10
を介して同期符号付加回路12へのデータ送出が行われ
る。なお、上述のマルチプレクサ４および10は送受切換
信号T/R によっても、その接続順序を変更するよう予め
構成されている。
M2切換信号に応じて2032(16 ×127)ビット毎に切換えら
れる。かくして、一方のメモリM1またはM2に書き込みが
行われている間、他方のメモリからはマルチプレクサ10
を介して同期符号付加回路12へのデータ送出が行われ
る。なお、上述のマルチプレクサ４および10は送受切換
信号T/R によっても、その接続順序を変更するよう予め
構成されている。
マルチプレクサ10を介して読み出された送信データは、
第４図に示す如く、4064ビットごとに32ビットの同期符
号が付加されて回線側に送出される。ここで、同期符号
付加回路12に導入される同期符号およびゲート信号GATE
3 は、ROM1〜ROM3から送出される信号である。
第４図に示す如く、4064ビットごとに32ビットの同期符
号が付加されて回線側に送出される。ここで、同期符号
付加回路12に導入される同期符号およびゲート信号GATE
3 は、ROM1〜ROM3から送出される信号である。
次に、回線側からデータを受信した場合の誤り訂正動作
について説明する。
について説明する。
受信データRDATA1はシフトレジスタ(32 ビット)14 に逐
次導入されると、フラグ検出器16によって、その16ビッ
トがフラグ（同期符号）と一致しているか否かのチェッ
クを受ける。そして、同期符号(32 ビット)が検出され
ると、4096進カウンタであるブロック同期カウンタ20は
同期回路18によって初期化（リセット）される。しか
し、データ中の32ビットが偶然同期符号と一致する場合
もあり得る。そこで、次にブロック同期カウンタ20から
キャリーが発せられるタイミングと、次の同期符号の検
出タイミングが一致しているか否かがチェックされる。
次導入されると、フラグ検出器16によって、その16ビッ
トがフラグ（同期符号）と一致しているか否かのチェッ
クを受ける。そして、同期符号(32 ビット)が検出され
ると、4096進カウンタであるブロック同期カウンタ20は
同期回路18によって初期化（リセット）される。しか
し、データ中の32ビットが偶然同期符号と一致する場合
もあり得る。そこで、次にブロック同期カウンタ20から
キャリーが発せられるタイミングと、次の同期符号の検
出タイミングが一致しているか否かがチェックされる。
かかるタイミングの一致が数回生じた場合には同期がと
れたものと判定され、ブロック同期カウンタ20の計数値
０〜4095を基準として、受信データの処理タイミングが
全て制御されることになる。従って2032(16 ×127)ビッ
トごとにメモリM1，M2を切換えると共に、16番地飛びご
とのアドレスを発生するためのハードウエアは不要とな
る。
れたものと判定され、ブロック同期カウンタ20の計数値
０〜4095を基準として、受信データの処理タイミングが
全て制御されることになる。従って2032(16 ×127)ビッ
トごとにメモリM1，M2を切換えると共に、16番地飛びご
とのアドレスを発生するためのハードウエアは不要とな
る。
シフトレジスタ14を通過した受信データは同期符号（32
ビット）を除去され、マルチプレクサ４を介してメモリ
M1，M2のいずれか一方に記憶される。すなわち、受信デ
ータはインターリブ配列となっているので、メモリM1，
M2からの読み出し順序を変更することにより、標準配列
への復帰がなされる。
ビット）を除去され、マルチプレクサ４を介してメモリ
M1，M2のいずれか一方に記憶される。すなわち、受信デ
ータはインターリブ配列となっているので、メモリM1，
M2からの読み出し順序を変更することにより、標準配列
への復帰がなされる。
このように、送信時とは逆の動作により127 ビット単位
のデータが読み出されると、マルチプレクサ10を介して
メモリM3および受信シンドロームレジスタ22に導入され
る。
のデータが読み出されると、マルチプレクサ10を介して
メモリM3および受信シンドロームレジスタ22に導入され
る。
127 ビットのデータ全てがメモリM3に格納された時点に
おいてシンドロームが確定されるので、ラッチ回路24は
シンドロームラッチ信号(ROM1 〜ROM3から送出される)
に応答して当該シンドロームを保持する。
おいてシンドロームが確定されるので、ラッチ回路24は
シンドロームラッチ信号(ROM1 〜ROM3から送出される)
に応答して当該シンドロームを保持する。
ラッチされた上記シンドロームをアドレスとするROM4か
らは、メモリM3中の誤りビットアドレスを出力する。そ
して、次の127 ビットデータがメモリM3に導入されると
同時に、メモリM3からは直前のデータが読み出される。
このとき、メモリM3のアドレス指定信号は比較器26にも
同時に供給されているので、誤りの生じているビットア
ドレスからデータが読み出されると同時に、比較器26か
ら論理レベル「１」の信号が送出される。その結果、誤
りの生じているビットの内容が反転され、訂正が行われ
る。
らは、メモリM3中の誤りビットアドレスを出力する。そ
して、次の127 ビットデータがメモリM3に導入されると
同時に、メモリM3からは直前のデータが読み出される。
このとき、メモリM3のアドレス指定信号は比較器26にも
同時に供給されているので、誤りの生じているビットア
ドレスからデータが読み出されると同時に、比較器26か
ら論理レベル「１」の信号が送出される。その結果、誤
りの生じているビットの内容が反転され、訂正が行われ
る。
誤りがない場合、すなわちシンドロームが零の場合に
は、使用されていないアドレス（零番地）がROM4から出
力されるので、比較器４から反転用出力が送出されるこ
とはない。
は、使用されていないアドレス（零番地）がROM4から出
力されるので、比較器４から反転用出力が送出されるこ
とはない。
ここで、上述したROM1〜ROM3の果たす機能について列挙
する。
する。
ＸアドレスおよびＹアドレスを送出する。ここで、Ｘ
アドレスが1,2,3 …2032と逐次変化している間、Ｙアド
レスは1,17,33 …2032と16飛びに変化する。
アドレスが1,2,3 …2032と逐次変化している間、Ｙアド
レスは1,17,33 …2032と16飛びに変化する。
2032ビット単位でメモリM1，M2の切換信号をマルチプ
レクサ４，10に送出する。
レクサ４，10に送出する。
ブロック同期信号(32 ビット)の付加ならびに削除を
制御する。すなわち、同期信号自体の発生ならびにGATE
3 信号の送出を行う。
制御する。すなわち、同期信号自体の発生ならびにGATE
3 信号の送出を行う。
誤り訂正用メモリM3に供給するＺアドレス(1〜127 ま
で連続的に変化する)を送出する。
で連続的に変化する)を送出する。
受信シンドロームレジスタ22に関する制御信号を送出
する。すなわち、GATE2 信号により受信シンドロームレ
ジスタをクリアし、シンドロームラッチ信号によりシン
ドロームをラッチする。
する。すなわち、GATE2 信号により受信シンドロームレ
ジスタをクリアし、シンドロームラッチ信号によりシン
ドロームをラッチする。
送信シンドロームレジスタ２にGATE1 信号を供給し、
７ビットの誤り訂正符号を付加するタイミングを制御し
ている。
７ビットの誤り訂正符号を付加するタイミングを制御し
ている。
送信時の制御タイミングと受信時の制御タイミングと
切換えるためには、送受切換信号T/R のレベルを変更す
るだけでよい。
切換えるためには、送受切換信号T/R のレベルを変更す
るだけでよい。
第５図（Ａ）は、従来技術を用いて第２図示の同期符号
付加回路12を構成した一例である。また、第５図（Ｂ）
は第５図（Ａ）の動作を説明するタイミング図である。
すなわち、本例では同期符号パターン発生器30を別個に
設け、シフトレジスタ32にパラレルロードを行い、所定
のタイミングで同期信号を付加するものである。この場
合には、同期符号の長さ分だけ前段のクロックにゲート
をかけ、もってデータを阻止するための制御も別個のハ
ードウェアにより行うことになる。
付加回路12を構成した一例である。また、第５図（Ｂ）
は第５図（Ａ）の動作を説明するタイミング図である。
すなわち、本例では同期符号パターン発生器30を別個に
設け、シフトレジスタ32にパラレルロードを行い、所定
のタイミングで同期信号を付加するものである。この場
合には、同期符号の長さ分だけ前段のクロックにゲート
をかけ、もってデータを阻止するための制御も別個のハ
ードウェアにより行うことになる。
これに対し、本発明によれば第６図（Ａ）に示すよう
に、同期符号ゲート信号ならびに同期符号そのものもRO
M に記憶させておき、第６図（Ｂ）に示すタイミングで
同期符号を付加することができる。
に、同期符号ゲート信号ならびに同期符号そのものもRO
M に記憶させておき、第６図（Ｂ）に示すタイミングで
同期符号を付加することができる。
［効果］ 以上説明したように、本発明によれば、計数手段によ
り、前記送信すべきデータの前記第１の所定ビットごと
の値に対応する計数値が計数されると、この計数手段に
よる計数値を入力アドレスとする記憶手段より、第１の
制御情報が誤り訂正付加手段に出力され、誤り訂正付加
手段では、この第１の制御情報により、送信すべきデー
タの新たな入力を制限して、生成された誤り訂正符号を
送信すべきデータに付加し、また、前記計数手段によ
り、前記誤り訂正符号が付加されたデータの前記第２の
所定ビットごとの値に対応する計数値が計数されると、
前記記憶手段より、第２の制御情報と同期符号とが同期
符号付加手段に出力され、同期符号付加手段では、この
第２の制御情報により、新たなデータの入力を制限し
て、与えられた同期符号をデータに付加するので、単一
の計数手段と、記憶手段とを用いて、誤り訂正符号と同
期符号との付加のための回路構成が簡略化でき、装置の
規模を縮小することができるという効果がある。
り、前記送信すべきデータの前記第１の所定ビットごと
の値に対応する計数値が計数されると、この計数手段に
よる計数値を入力アドレスとする記憶手段より、第１の
制御情報が誤り訂正付加手段に出力され、誤り訂正付加
手段では、この第１の制御情報により、送信すべきデー
タの新たな入力を制限して、生成された誤り訂正符号を
送信すべきデータに付加し、また、前記計数手段によ
り、前記誤り訂正符号が付加されたデータの前記第２の
所定ビットごとの値に対応する計数値が計数されると、
前記記憶手段より、第２の制御情報と同期符号とが同期
符号付加手段に出力され、同期符号付加手段では、この
第２の制御情報により、新たなデータの入力を制限し
て、与えられた同期符号をデータに付加するので、単一
の計数手段と、記憶手段とを用いて、誤り訂正符号と同
期符号との付加のための回路構成が簡略化でき、装置の
規模を縮小することができるという効果がある。
また、必要な制御情報及び同期符号を記憶手段より得る
ようにしたので、同期符号パターンや、符号の付加のタ
イミングの変更等の通信データ形式の変更にも、記憶手
段の記憶内容の変更により、簡単に対処することができ
るという効果がある。
ようにしたので、同期符号パターンや、符号の付加のタ
イミングの変更等の通信データ形式の変更にも、記憶手
段の記憶内容の変更により、簡単に対処することができ
るという効果がある。
第１図は従来技術を説明するブロック図、 第２図は本発明の一実施例を示すブロック図、 第３図はインターリーブの概念を説明する図、 第４図（Ａ）〜（Ｃ）は本実施例におけるデータフォー
マットを示す図、 第５図（Ａ）は従来技術を用いて第２図示の同期符号付
加回路を構成した一例を示すブロック図、 第５図（Ｂ）は第５図（Ａ）の動作を説明する波形図、 第６図（Ａ）は本発明を適用して構成した同期符号付加
回路のブロック図、 第６図（Ｂ）は第６図（Ａ）の動作を説明する波形図で
ある。 ２……送信シンドロームレジスタ、 4,10……マルチプレクサ、 M1,M2,M3, ……メモリ、 ROM1,ROM2,ROM3,ROM4 ……読み出し専用メモリ、 12……同期信号付加回路、 14……シフトレジスタ、 16……フラグ検出器、 18……同期回路、 20……ブロック同期カウンタ、 22……受信シンドロームレジスタ、 24……ラッチ回路、 26……比較器、 28……排他的論理和回路。
マットを示す図、 第５図（Ａ）は従来技術を用いて第２図示の同期符号付
加回路を構成した一例を示すブロック図、 第５図（Ｂ）は第５図（Ａ）の動作を説明する波形図、 第６図（Ａ）は本発明を適用して構成した同期符号付加
回路のブロック図、 第６図（Ｂ）は第６図（Ａ）の動作を説明する波形図で
ある。 ２……送信シンドロームレジスタ、 4,10……マルチプレクサ、 M1,M2,M3, ……メモリ、 ROM1,ROM2,ROM3,ROM4 ……読み出し専用メモリ、 12……同期信号付加回路、 14……シフトレジスタ、 16……フラグ検出器、 18……同期回路、 20……ブロック同期カウンタ、 22……受信シンドロームレジスタ、 24……ラッチ回路、 26……比較器、 28……排他的論理和回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 越智 宏 神奈川県横須賀市武１丁目2356番地 日本 電信電話公社横須賀電気通信研究所内 (72)発明者 渡辺 朝雄 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 木谷 茂寿 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (56)参考文献 特開 昭56−140737（ＪＰ，Ａ) 特開 昭57−44352（ＪＰ，Ａ)
Claims (1)
- 【請求項１】送信すべきデータに対して、第１の所定ビ
ットごとに誤り訂正符号を付加し、該誤り訂正符号が付
加されたデータに対して、第２の所定ビットごとに同期
符号を付加して、送信データとして送信するための送信
装置であって、 送信すべきデータを入力して、該データに対する誤り訂
正符号を生成し、該誤り訂正符号を付加して出力するた
めの誤り訂正符号付加手段と、 前記誤り訂正符号が付加されたデータを入力して、与え
られた同期符号を付加して出力するための同期符号付加
手段と、 送信データのビット数を計数する計数手段と、 該計数手段による計数値を入力アドレスとして、前記送
信すべきデータの前記第１の所定ビットごとの値に対応
する計数値の入力に対して、前記送信すべきデータの前
記誤り訂正符号付加手段への新たな入力を制限するため
の予め記憶された第１の制御情報を、前記誤り訂正符号
付加手段に出力し、前記誤り訂正符号が付加されたデー
タの前記第２の所定ビットごとの値に対応する計数値の
入力に対して、前記誤り訂正符号の付加されたデータの
前記同期符号付加手段への新たな入力を制限するための
予め記憶された第２の制御情報と、前記同期符号とを、
前記付加手段に出力する記憶手段とを備えたことを特徴
とする送信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59142259A JPH0642667B2 (ja) | 1984-07-11 | 1984-07-11 | 送信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59142259A JPH0642667B2 (ja) | 1984-07-11 | 1984-07-11 | 送信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6123436A JPS6123436A (ja) | 1986-01-31 |
| JPH0642667B2 true JPH0642667B2 (ja) | 1994-06-01 |
Family
ID=15311166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59142259A Expired - Lifetime JPH0642667B2 (ja) | 1984-07-11 | 1984-07-11 | 送信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0642667B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01259642A (ja) * | 1988-04-08 | 1989-10-17 | Matsushita Electric Ind Co Ltd | データ伝送装置 |
| JP3353480B2 (ja) * | 1994-08-23 | 2002-12-03 | 日産自動車株式会社 | 排気ガス浄化用触媒システム |
| JP4736770B2 (ja) * | 2005-12-09 | 2011-07-27 | ソニー株式会社 | シリアル受信回路、シリアルデータ送受信回路並びに半導体記憶装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5634264A (en) * | 1979-08-28 | 1981-04-06 | Fujitsu Ltd | Code detecting circuit |
| JPS56140737A (en) * | 1980-04-01 | 1981-11-04 | Hitachi Ltd | Synchronous communication controller |
| JPS5744352A (en) * | 1980-08-29 | 1982-03-12 | Sony Corp | Data synchronizing signal generator |
| JPS57162852A (en) * | 1981-03-31 | 1982-10-06 | Fujitsu Ltd | Frame synchronizer |
-
1984
- 1984-07-11 JP JP59142259A patent/JPH0642667B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6123436A (ja) | 1986-01-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |