SU1073789A1 - Устройство дл приема и адаптивного мажоритарного декодировани дублированных сигналов - Google Patents

Description

Изобретение относитс  к телемеха нике и вычислительной технике и может быть использовано в адаптивных системах передачи дискретной информ ции по каналам св зи низкого качест ва дл  коррекции ошибок при многократном дублировании сообщений. Известно устройство дл  адаптивного мажоритарного декодировани , содержащее ключ, счетчик, накопител и решающий блок, обеспечивающее высокую исправл ющую способность l , Однако такое устройство не позвол ет осуществл ть цикловое фазирова ние, что ограничивает его функциональные возможности, Наиболее близким к предложенному по технической сущности  вл етс  уст ройство дл  адаптивного мажоритарного декодировани  телемеханических Дублированных сигналов, содержащее последовательно соединенные ключ, счетчик, накопитель (блок пам тиj, решающий блок (формирователь сообще ни ) , анализатор фазирующего сигнал и селектор начальной фазы, при этом выход селектора начальной фазы соединен с одним из входов решающего блока, один из выходов которого сое динен с входом ключа, а входы соединены с соответствующими входами счет чика и накопител . В данном устройстве последовател но Лринимаемые блоки, состо щие из одного фазирующего и двух информацио ных сигналов равной длины, накапливаютс  и мажоритарно складываютс , а затем по выделенному фазирующему сигналу отыскиваетс  фазовое положение 2J . . Недостатком данного устройства  вл етс  больша  избыточность и низ ка  достоверность принимаемой инфор мации . Цель изобретени  - повышение информативности и достоверности устрой ства. Поставленна  цель достигаетс  тем, что в устройство дп  приема и а даптивного мажоритарного декодировани  дублированных сигналов, содержащем счетчик, первый вход которого подключен к информационному входу устройства, выходы счетчика соединены с первыми входами формировател  сообщени  и блока пам ти, выходы которого соединены с вторыми входами счетчика, третий вход счетчи ка и второй вход формировател  сообщени  подключены к синхронизирующему входу устройства, введен анализатор сообщений, первый и второй выходы которого соединены соответствен но с выходом устройства и третьим входом формировател  сообщений, перг вый, второй и третий выходы формировател  сообщений соединены соответственно с первым, вторым и третьим входами анализатора сообщений. Кроме того, анализатор сообщений выполнен на регистре сдвига, блоке сумматоров, инверторе, делителе, переключателе, элементе И-НЕ и элементе И, выход которого соединен с первым входом делител , выход делител  соединен с первым управл ющим входом переключател , первый вход переключател  соединен с входом регистра сдвига, параллельный выход первого разр да которого через инвертор соединен с первым входом блока сумматоров, параллельные выходы остальных разр дов регистра сдвига соединены с соответствующими входами блока сумматоров, выходы которого через элемент ИЛИНЕ соединены с первым входом элемента И, последовательный выход регистра сдвига соединен с информационным входом переключател , второй Выход переключател  и выход элемента И соединены соответственно с первым и вторым выходами анализатора сообщений, вход регистра сдвига, второй вход элемента. И и второй управл ющий вход переключател  соединены соответственно с первым, вторым и третьим входами анализатора сообщений . На фиг. 1 представлена временна  диаграмма, по сн юща  пор док повторени  сообщени ; на фиг. 2 - структурна  схема устройства; на фиг. 3функциональна  схема формировател  сообщений и анализатора сообщений. Один сеанс передачи включает k одинаковых блоков, каждый из которых состоит из двух подблоков: исходного сообщени , закодированного избыточны - ( п , k ) кодом , и его зеркального относительно середины отображени  , при этом младший разр д первого подблока инвертируетс . Величина k определ етс  качеством используемого канала св зи и заданной помехоустойчивостью. Дл  каналов очень низкого качества, на которые рассчитано предлагаемое устройство , величина k выбираетс  достаточно большой. В рассматриваемом примере k 7. Устройство (фиг. 2) содержит счетчик 1, блок 2 пам ти, формиро-. ватель 3 сообщений и анализатор 4 сообщений, вход 5 счетчика, первые входы б, 7 и 8,первый выход 9, третий вход 10, второй выход 11, второй вход 12, третий выход 13 формировател , первый 14, второй 15 и третий 16 вхо,ды, первый 17 и второй 18 выходы анализатора, выход 19 устройства. Счетчик 1 в рассматриваемом варианте содержит три двоичных разр да и предназначен дл  подсчета числа V прин тых единиц дл  одноименных , р азр дов принимаемых повторений-сообщени . Его параллельные выходы соединены с соответствующими входам блока 2 пам ти, формировател  3 и коммутируютс  синхроимпульсами (си) Блок 2 пам ти содержит три регис ра сдвига, куда записываютс  цифровые коды, считываег Фле со счетчика 1, при этом емкость каждого регистра 2п разр дов. Его выходи соединены с соответствующими входами счетчика 1. Формирователь 3 сообщений предна начен дл  выделени  сообщени  с коррекцией с иибок. Его выхохи соединены с соответствующими входами анализатора 4. Анализатор 4 сообщений определ ет фазовое положение прин того сооб щени , проверку его на достоверност и выдачу получателю. Формирователь 3 сообщений (фиг.З содержит элементы И 20 и 21, элементы ИЛИ 22, ключи 23 - 26, элемен 27 ИЛИ, хронизатор 28. Элементы И 20 и,21 совместно с элементом ИЛИ 22 формируют элементы принимаемого сообщени  из цифровых кодов, записываемых в блоке 2 пам т Ключи 23-26 предназначены дл  коммутации входов 6, 7 и 8 формировател  3, выходов элементов И 20,21 и элемента ИЛИ 22 с входами элемента 27 ИЛИ. Элемент ИЛИ 27 объедин ет выходы ключей 23 - 26 и соедин ет их с выходом 9 формировател  3. Хронизатор 28 осуществл ет управ ление ключами 23 - 26 и работой анализатора 4 сообщений. Анализатор 4 сообщений содержит инвертор 29, блок 30 сумматоров 31 - 31ц по модулю два, элемент ИЛИНЕ 32, элемент И 33, делитель 34, регистр 35 сдвига, переключатель 36 Инвертор 29 инвертирует первый разр д записанного в регистр 35 2,-разр днсЛ-о повторени . Он соединен с одним из входов первого сумма тора 31 по модулю два в блоке 30 сумматоров 31( - 31 по модулю два. Блок 30 содержит п сумматоров -31 - 31, по модулю два, на которых происходит сравнение симметричных относительно середины принимаемого сообщени  элементов. Элемент ИЛИ-ЙЕ 32 объедин ет выходы блока 30 сумматоров 314 по модулю два и выдает сигнал о фаз вом положении принимаемого сообщени  на вход элемента И 33. Элемент И 33 выдает сигнал о нач ле проверки на делитель 34 и о фазо вом положении на вход хронизатора 2 Делитель 34 делит rt -разр дную кодовую комбинацию на образующий полином и в случае необнаружени  ошибки в прин том сообщении выдает сигнал на переключатель 36. Регистр 35 сдвига содержит 2 п разр дов, в него записываетс  результат мажоритарной обработки принимаемых блоков сообщени . Переключатель 36 коммутирует выход регистра 35 с его входа на выход 17 анализатора 4 по сигналам с делител  34. Устройство работает следующим образом. Принимаема  информаци  из канала св зи информаци  поступает на вход 5 устройства. Момент начала приема в общем случае может не совпадать с началом приема первого элемента принимаемого подблока. Допустим устройство начало работать с момента приема (i + 1)-го элемента. Тогда через 2 гг тактов в первый регистр блока 2 записываетс  2п - конечных элементов первого блока и 1 начальных элементов второго блока. При приеме последующих элементов счетчик 1 подсчитывает число единиц Vj (j 1, 2, 3, ... 2n) в одноименных элементах, сдвинутых на 1 тактов последовательностей, и соответствующие цифровые коды записываютс  в блок 2. На каждом 2п(р-1 ) + такте, где /3 1, 3, 5... ... k , начинаетс  попытка вы влени  фазового положени . Так, например, дл  fi 1 на первом такте хронизатор 28 открывает ключ 23, принимаема  информац1 онна  последовательность помимо записи в первый регистр блока 2 через вход 6 Формировател  3, ключ 23, элемент ИЛИ 27, выход 9 формировател  3, вход 14 анализатора 4 записываетс  в регистр 35, Через 2п тактов, когда регистр 35 окажетс  заполненным, ключ 23 закрываетс , и хронизатор- 28 с выхода 11 подает через вход 16 анализатор 4 сигнала о начале фазировани  на вход элемента И 33 и через выходсы 18 сигнала на переключатель 36, который замыкает цепь обратной св зи регистра 35. Записанна  в регистре 35 последовательность через переключатель 36 циклически сдвигаетс  по цепи обратной.св зи, при этом на блоке 30 сумматоров 314. -31f , по модулю два поэлементно сравниваютс  символы, симметричные относительно середины регистра 35. Инвертор 29 необходим дл  того,. чтобы в фазовом положении обеспечить сигнал совпадени  элементов, записанных в первом и последнем разр дах регистра 35. Инвертирование первого элемента передаваемого блока необходимо дл  того, чтобы исключить по вление сигнала Фазирование на стыке двух соседних блоков. В фазовом положении на выходе элемента ИЛИ-НЕ 32 по вл етс  сигнал, который через элемент И 33 поступает на вход 10 хрониэатора 28 и на вход делител  34, кроме того, сигнал с выхода 13-хронизатора поступает через выход 18 анализатора 4 на вход переключател  36 и разрывает цепь обратной св зи регистра 35. Так как делитель 34, соединенный с П-м выходом регистра 35 сдвига, начинает работать с момента фазироваНИН , то через 7 тактой- в нем записываетс  результат делени  второго подблока на образующий полином, а второй подблок переписываетс  в последние ц разр дов регистра 35. Если остаток от делени  на образующий полином равен нулю, т..е. ошибок не обнаружено, то сигнал с делител  34 поступает на вход переключател  36соедин ет выход регистра 35 с выходом 17 aHaJ kjfsaTopa 4. Сообщение выдаетс  получателю на выход 19 устройства .

Если в течение 2п тактов с начала фазировани  фазовое положение не вы влено ( ( 1 ) за счет имеющихс  Ошибок или делитель 34 вы вл ет в прин том сообщении ошибки, т.е. синхронизм окажетс  ложным, то осуществл етс  втора  попытка выделени  синхронного положени  принимаемых блоков. На (4п + 1)-м такте хронизатор28 открывает ключ 24, и результат мажоритарной обработки первых трех блоков с входа 7 формировател  через ключ 24 и элемент ИЛИ 27 записываетс  в регистр 35, выталкива  имейщуюс  в нем информацию (если он к этому времени не свободен). Еще через 2п тактов весь процесс повтор етс  аналогично описанному.

Если и в этом случае ошибки не исправлены {при р З), фазирующий сигнал не выделен и устройство про,дол )сает прием последующих блоков, на (BVI + 1 -м такте хронизатор 28 открывает ключ 25, и мажоритарный результат п ти повторений передаваемого блока записываетс  в регистр 35. сли ошибки исправлены правильно, то

устанавливаетс  фазовое положение и сообщение выдаетс  получателю.

Если в прин тых блоках снова окажутс  неисправленные ошибки (при f - 5j, фазирующий сигнал не выделен и продолжаетс  прием последующих блоков, на (l2n + 1)-м такте хронизатор 28 открывает ключ 26, в регистр 35 переписываетс  результат мажоритарной обработки семи повторений передаваемого блока, и начинаетс  четверта  попытка определени  фазового положени . Если ошибки исправлены , то устанавливаетс  фазовое положение и сообщение выдаетс  получателю на выход 19 устройства.

Предложенное устройство обладает более высокой технико-экономической эффективностью, чем известное. В из вестном устройстве фазирование по циклам осуществл етс  за счет допол нительной передачи в каждом подблоке п -разр дной фазирук цей комбинации , что значительно увеличивает избыточность и снижает достоверность принимаемой информации (мажоритарной обработке подвергаютс  различные кодовые слова). В предложенном устройстве мажоритарной обработке подвергаютс  одинаковые кодовые слова, так как фазиру т«а  комбинаци  не переедаетс , поэтому его исправл юща  способность значительно выше.

В известном устройстве веро т-. ность ошибочного приема элементарного символа определ етс  выражением

3

(- -с;«с- 1,;,.р„,.где - кратность ошибки;

В предлагаемом устройстве веро тность ошибочного приема элементарного символа определ етс  выражением

к м т

э - Sm-1 РО.

Выигрыш в исправл ющей способности составл ет

«. 4Кроме того, сам принцип вхождени  в синхронизм в предложенном устройстве эквивалентен проверке на достоверность по критерию два из двух. Веро тность необнаружени  ошибки в этом случае составл ет

„ Р9 2- Г

,-2

Пример. Пусть Рд 10 , 10, при этом в известном устройстве 5, т.е. передаетс  150 символов, а в предложенном устройстве р 1, т.е. передаетс  140 символов.

РЭ 5.10-5 р« 3. ,

Р..- 10 (3-5-10 / 1 2.10.

пО

Выигрыш в исправл к цей способности

составл ет

„ 510

4.8-10 . « 1.2-10-2

Выигрыш в достоверности составл ет

5 -10

-

4-8-10

1.2-10-«

Пусть в предложенном устройстве Р В, т.е. передаетс  2/in 100.

символов, в этомслучае Р 10 , это не хуже, чем в известном устройстве при р 5.

Выигрыш в избыточности составл ет

, ..- 100%

Зрп

З5-IO - 2-510

.100% 33%. 3-5.10

Технические преимущества за вл емого объекта по сравнению с базовым iзаключаетс  в большей достоверности

принимаемой информации и большей информативности устройства. При равном количестве передних символов выигрыш в достоверности 1 состава 48.10-7раз.

Применение устройства в каналах св зи очень низкого качества увеличивает их пропускную способность, так как устройство обеспечивает за .данную исправл ющую способность при меньшем количестве переданных символов .

5 ВхвГ

13

Claims (2)

1. УСТРОЙСТВО ДЛЯ ПРИЕМА

И АДАПТИВНОГО МАЖОРИТАРНОГО ДЕКОДИРОВАНИЯ ДУБЛИРОВАННЫХ СИГНАЛОВ, содержащее счетчик, первый вход которого подключен к информационному входу устройства, выходы счетчика соединены с первыми входами формирователя сообщений и блока памяти, выходы которого соединены с вторыми входами счетчика, третий вход счетчика и второй вход формирователя сообщений подключены к синхронизирующему входу устройства, отличающееся тем, что, с целью повышения информативности и достоверности устройства, в него введен анализатор сообщений , первый и второй выходы которого соединены соответственно с выходом устройства и третьим входом формирователя сообщений, первый, второй и третий выходы формирователя сообщений соединены со

17121-11П|1-1 I- In I п1-1г 1?1гШ-1я1ηΙ-Ιϊίί ыявиивак ответственно с первым, вторым и третьим входами анализатора сообщений.

2. Устройство по п. 1, о т л йчающееся тем, что анализатор сообщений выполнен на регистре сдвига, блоке сумматоров, инверторе, делителе, переключателе, элементе ИЛИ-НЕ и элементе И, выход которого соединен с первым входом делителя , выход делителя соединен с первым управляющим входом переключателя , первый выход переключателя соединен с входом регистра сдвига, параллельный выход первого разряда которого через инвертор соединен _с с первым входом блока сумматоров, S параллельные выходы остальных разрядов регистра сдвига соединены с соответствующими входами блока сумматоров , выходы которого через элемент ИЛИ-НЕ соединены с первым входом элемента И, последовательный выход регистра сдвига соединен с информационным входом переключателя второй выход переключателя и выход элемента И соединены соответственно с первым и вторым выходами· анализатора сообщений, вход регистра сдвига, второй вход элемента И и второй управляющий вход переключателя соединены соответственно с первый, вторым и третьим входами анализатора сообщений.

SU„. 1073789 А

К · ΐ