SU1662010A1 - Устройство коррекции двойных ошибок с использованием кода Рида-Соломона - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, а именно к устройствам контрол  запоминающих устройств, и может быть использовано дл  повышени  достоверности информации, хранимой в запоминающих устройствах. Целью изобретени   вл етс  повышение быстродействи  устройства. Устройство содержит блок 1 делени , буферный регистр 2, блок 3 управлени , блок 4 делени , блок 5 совпадени , блок 6 анализа синдрома, коммутатор 7, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 8 - 11, буферный регистр 12, элементы 13 - 15 пам ти. 1 з.п. ф-лы, 6 ил.

Description

Фиг.1

Изобретение относитс  к вычислительной технике, а именно к устройствам контрол  запоминакщих устройств, и может быть использовано дл  повышени  достоверности информации, хранимой в запоминающих устройствах.

Целью изобретени   вл етс  повышение быстродействи  устройства.

На фиг.1 представлена блок-схема устройства коррекции двойных ошибок с использованием кода Рида-Соломона; на фиг.2 - функциональна  схема блока управлени ; на фиг.З - эпюры напр жений на выходах некоторых элементов блока управлени ; на фиг.4 - функциональна  схема блока делени ; на фиг.5 - функциональна  схема блока анализа синдрома; на фиг.6 - функциональна  схема коммутатора.

Устройство содержит блок 1 делени , буферный регистр 2, блок 3 управлени , блок 4 делени , блок 5 совпадени , блок 6 анализа синдрома, коммутатор 7, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 8-11, буферный регистр 12, элементы 13-15 пам ти.

Блок 3 управлени  содержит формирователь 16 пр моугольного импульса, элемент 17 задержки, элемент И 18, счетчик 19 импульсов, триггер 20, тактовый генератор 21, элемент 22 задержки, инвертор 23, коммутатор 24, инвертор 25, элемент И 26, элемент И-НЕ 27, дешифратор 28, элемент И 29, коммутатор 30, счетчик 31 импульсов и элементы ИЛИ 32 и 33.

Коммутатор 7 выполнен на элементах И 34.

Блок 6 анализа содержит группу элементов ИЛИ 35, дешифратор 36 состо ни , элементы И 37-40, элемент И -НЕ 41 и элемент ИЛИ 42.

Блок 4 делени  содержит коммутаторы 43, параллельные регистры 44 сдвига и сумматоры 45 по модулю два.

Устройство работает следующим образом .

В устройстве исследуетс  полиномиальное представление порождающего полинома кода Рида-Соломона

д(х) (х -о21) (х -а) (х -а2)) (х -а3) х х{х-а4),(1)

дл  исправлени  двукратных ошибок, где t - кратность ошибки. Дл  лучшего понимани  работы устройства необходимо отметить , что в его основу положен конвеерный вариант устройства коррекции Меггита с - вылавливанием ошибок и символы кодового слова принадлежат полю Галуа GF(2m).

С информационных входов декодируемое кодовое слово посимвольно заноситс  в буферный регистр 2 и блок 1 делени , где за врем , равное числу тактов, определ емому числом символов кодового слова, вычисл етс  синдром. После поступлени  последнего символа принимаемого слова вычисленный синдром перезаписываетс  в блок 4 делени , а очередное кодовое слово

0 поступает в блок делени  и в буферный регистр 2, информаци  с которого синхронно с поступлением символов нового кодового слова перезаписываетс  в буферный регистр 12. К выходам блока 4 делени  под5 ключей блок 6 анализа синхрома, контролирующий состо ние разр дов синдрома и вырабатывающий при определенном значении управл ющие сигналы. При обнаружении им в одной из декодируемых

0 комбинаций синдрома одно или двукратных ошибок соответственно вида , ОазОач OOazai, OOOai, где ai, 32, аз, а4 - коэффициенты , на которые корректируютс  соответствующие символы кодового слова, на

5 выходах устанавливаютс  управл ющие сигналы. Один из них, поступа  на второй вход блока 5 совпадени , открывает его и соответствующий коэффициент, сто щий в последней, счет слева направо,  чейке вто0 рого блока 4 делени , поступает обратно, где происходит их взаимное вычитание. Одновременно с этим по другому управл ющему сигналу отпираетс  канал коммутатора 7 и этот же коэффициент поступает на первые

5 входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8, а на вторые входы приход т перезаписываемые символы декодируемого слова и происходит исправление первой ошибки. Аналогичен процесс декодировани , если

0 есть и вторые ошибки. Однако пор док коррекции ошибок измен етс , если декодируема  комбинаци  синдрома вычислена, а также, начина  с (2п - г + 1), где п - количество символов в слове; г - число провероч5 ных символов и г 2t и за врем , оставшеес  до конца цикла, кратного п, втора  ошибка не успевает быть исправлена вышеизложенным способом Блок 3 управлени  вырабатывает сигнал, по которому блок 6 анализа

0 синдрома выдает сигналы на входы коммутатора , привод щие к одновременному отпиранию двух каналов, при двукратной ошибке в соответствии с местоположением отличных от нул  коэффициентов синдрома.

5 При этом каналы коммутатора 7 соедин ют выходы второго блока 4 делени  так, чтобы ат поступал на элемент 8, аа - на элемент 11, аз - на элемент 10, 34 - на элемент 9, на другие входы которых поступают соответствующие символы кодового слова, подлежащие декодированию. После исправлени  ошибок, если таковые были, по команде с блока 3 управлени  блок 6 анализа синдрома отключаетс  и оставшиес  в буферном регистре 12 символы поступают на выход.

Рассмотрим функциональное назначение каждого из блоков устройства, блок 1 делени  предназначен дл  делени  последовательно поступающих символов кодового слова на порождающий полином кода Рида-Соломона, результатом чего  вл етс  синдром прин того слова. Построение цепи делени  приведено в (1).

Буферный регистр 2 обеспечивает посимвольный прием и хранение поступающей информации.

Блок 3 управлени  предназначен дл  выработки служебных сигналов, необходимых дл  работы устройства и обеспечивает: первоначальную установку в нулевое состо ние блока 1 делени , блока 4 делени  и своих внутреннихэлементов; импульсы синхронизации дл  работы всего устройства и внешнего источника информации; сигналы перезаписи из блока 1 делени  в блок 4 делени ; сигнал ы блокировки некоторых элементов до такта (2п - г) и перевода в неактивное состо ние в такте от (2п - г + 1), если ошибки обнаружены и исправлены, блоком 6 анализа синдрома. Сформированный отрицательный импульс необходим дл  установки в начальное состо ние элементов блока 4 делени  и через элемент И 18 элементов блока 1 делени , счетчик 19 импульсов , триггер 20. После этого пр моугольные импульсы с тактового генератора 21 поступают на выход блока 3 управлени  и всего устройства, а также на счетчик 19, который обеспечивает подсчет числа импульсов, соответствующих числу символов декодируемого кодового слова. Кроме того, импульсы подаютс  на вход элемента 22 задержки, обеспечивающий задержку сигнала на врем , равное времени установлени  очередного состо ни  на выходе счетчика 19/ Такой режим обеспечивает одновременное установление внутренних элементов блока 3 управлени , завис щее от состо ни  счетчика 19 и поступление тактовых импульсов. С выхода элемента 22 задержки сигнал поступает на тактовые входы буферных регистров 2 и 12 блока 1 делени  и на вход инвертора 23, инвертирующего тактовые импульсы. Пр мые и инверсные тактовые импульсы поступают на соответствующие входы коммутатора 24, управление по каналам сигналов которого осуществл етс  соответственно инверсным и пр мым управл ющими сигналами. Инверсный управл ющий сигнал получаетс  инвертированием пр мого на инверторе 25, который приходит с элемента И 26. Последний обеспечивает состо ние логического нул  5 на своем выходе сигналом низкого уровн , поступающим с выхода элемента И-НЕ 27, измен ющее свое состо ние на противоположное только в момент установлени  на счетчике 19 состо ни  соответствующего

0 последнему п такту. Такой режим работы управл ющих сигналов коммутатора 24 обеспечивает формирование в отличие от других тактов двух импульсов синхронизации в одном n-м такте дл  блока 4 делени .

5 По первому импульсу происходит обычна  операци  делени , а по второму - перезапись состо ни  блока 1 делени  в блок 4 делени . К выходам счетчика 19 подключен также дешифратор 28, обеспечивающий из0 менение выходного состо ни  из нул  в единицу , при установлении на выходе счетчика 19 соответствующих (2п - г + 1) такту. Единичный сигнал разрешает прохождение информации о наличии ошибки через элемент

5 И 29, если такова  имеетс , от блока 6 анализа синдрома. При этом необходимо наличие единичного сигнала на входе элемента И 29 с коммутатора 30. Коммутатор, начина  с ( r + 1) такта, сравнивает номер такта

0 и вид синдрома, соответствующего декодируемой комбинации двукратной ошибки, если таковой определ етс . Если число оставшихс  тактов до 2 недостаточно дл  исправлени  двух ошибок последователь5 ным способом, на выходе элемента И 29 устанавливаетс  единица. Информаци  о номере такта поступает со счетчика 31, запускаемого сигналом с дешифратора 28, а импульсы счета - с тактового генератора 21.

0 Данные о виде синдрома поступают на коммутатор 30 с элементов ИЛИ 32 и 33, а также на пр мую с блока 6 анализа синдрома. На каждый вход поступает информаци  о том синдроме, при котором ошибка уже после5 довательно исправлена быть не может. При этом вход соответствует определенному номеру такта и виду синдрома: первый - (2п - -г + 1) и , второй с элемента ИЛИ 32 и (2п - г + 2) такту, третий - с элемента ИЛИ

0 33 и (2п - г -г 3) такту. Элемент ИЛИ 32 анализирует информацию о синдромах вида , ОазОат. элемент ИЛИ 33 - о синдромах вида азООат, OOaaai, ОазОат.

Информаци  с выхода элемента И 29

5 (2п - г ± 2) или любым до 2п включительно тактовым импульсом заноситс  в триггер 20 и блокирует работу блока 6 анализа синдрома . Такой режим необходим, что5ы исключить в оставшихс  до 2п тактах обнаружение ложных ошибок, обусловленных тем. что с

(2n-r+ 1)такта коррекци  синдрома в блоке 4 делени  не производитс , если ошибки исправл ютс  одновременно. С выхода элемента И 26 сигналом логической единицы обеспечиваетс ; переключение внутренних коммутаторов 43 блока 4 делени , необходимых при перезаписи синдромов; сброс в начальное состо ние, через элемент 17 задержки и элемент. И 18, блока 1 делени , триггера 20, счетчика 19. Элемент 17 задержки задерживает импульс сброса в n-м такте , исход  из времени, необходимого дл  завершени  всех вычислительных операций в устройстве.

Блок 4 делени  выполн ет те же функции и выполнен по той же схеме, что и блок 1 делени . Отличительной особенностью  вл етс  наличие внутренних коммутаторов 43. Они в n-м такте по сигналу с блока 3 управлени  переход т из режима сквозного канала в режим приема с внешнего устройства , по вторым входам, В данном случае это передача сигналов с выходов первого блока 1 делени  на входы блока 4 делени  дл  последующей записи и использовани  в качестве делимого.

Блок 5 совпадени  обеспечивает пропуск сигналов с соответствующей  чейки при обнаружении ошибки в блоке 6 анализа синдрома и поступлении соответствующего сигнала на второй вход схемы. Дл  этих целей можно использовать микросхемы 1533КП16, у которых по первым входам поступает сигнал , а вторые входы заземлены.

Блок 6 анализа синдрома предназначен дл  обнаружени  декодируемой комбинации синдрома, управлени  коммутатором 7 и блока 5 совпадени , выработке и передаче необходимых, сигналов дл  блока 3 управлени .

Б.ЛОК 6 работает следующим образом. Сигналы, поступающие с первых, вторых, третьих и четвертых выходов блока 4 делени , подаютс  на входы соответствующих элементов ИЛИ 35. Схемы определ ют отличие от нул  значений этих сигналов соответствующих коэффициентам синдрома дешифратора 36 при наличии на его первых входах, с элементов ИЛИ 35, синдрома соответствующего вычисл емой комбинации двукратных ошибок, устанавливает на соответствующем выходе, подключенном к элементам И 37-39 или 40 нулевой сигнал. Определенный элемент И, где соответствие; 3400ai - 40, ОазОат - 39, 003231 - 38, OOOai - 37, переключаетс  в единичное состо ние только при наличии единицы, поступающей с блока 3 управлени  в такте, начина  с 2п- - г + 1 на втором входе. Одновременно с этим, сигналы со всех выходов дешифратора 36 поступают на выход блока и на входы элемента И-НЕ 41. На его выходе по вл етс  сигнал логической единицы при наличии дешифрируемой комбинации ошибки, поступающей в блок 3 управлени  и в блок 5 совпадени , а также на второй вход элемента ИЛИ 42. Первый его вход соединен с выходом элемента И 37. Такое включение элемента ИЛ И 42 позвол ет блоку 6 анализа

0 синдрома как управл ть соответствующим каналом коммутатора 7 при последовательном режиме исправлени  ошибок при обнаружении их в тактах до (2п -г), так и работать в режиме одновременного исправлени 

5 ошибок, используемом в тактах с (2п - г 1). При обнаружении двукратной ошибки в тактах с (2п - г + 1) на выходе элемента И 37 соответствующей аз, аз или аз по вл етс  логическа  единица, одновременно с этим в

0 единичное состо ние переключаетс  и элемент ИЛИ 42. Эти единичные уровни поступают на входы управлени  соответствующих каналов коммутатора 7 и открывают их.

Коммутатор 7 обеспечивает прохожде5 ние сигналов, равных значению, на которое корректируетс  символ декодируемого слова , на соответствующие элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 8-11 в зависимости от вида синдрома.

0 Предлагаемое устройство коррекции двойных ошибок с использованием кода Рида-Соломона по сравнению с известным повышает быстродействие конвейерных устройств коррекции за счет изменени 

5 процедуры коррекции, что позвол ет на треть сократить врем  обработки каждого кодового слова.

Claims (2)

1. 01. Устройство коррекции двойных ошибок с использованием кода Рида-Соломона, содержащее первый блок делени , первые входы которого объединены с информационными входами первого буферного

   5 регистра и  вл ютс  информационными входами устройства, первые - четвертые выходы первого блока делени  подключены к одноименным входам второго блока делени , первые выходы которого подключены к

   0 первым входам блока совпадени , выходы первого буферного регистра подключены к первым входам первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ , выходы которого подключены к информационным входам второго

   5 буферного регистра, выходы которого подключены к первым входам второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, отлиЧающее- с   тем, что, с целью повышени  быстродействи  устройства, в него введены блок управлени , блок анализа синдрома.

   коммутатор и последовательно соединенные первый элемент пам ти, третий элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, второй элемент пам ти , четвертый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и третий элемент пам ти, выход которо- го  вл етс  информационным выходом устройства , первый выход блока анализа синдрома прдключен к первому входу блока управлени  и второму входу блока совпадени , выходы которого и первый выход блока управлени  подключены соответственно к п тым и шестому входам второго блока делени , вторые - четвертые выходы которого подключены соответственно к первым - третьим входам блока анализа синд- рома и коммутатора, четвертый вход которого объединен с четвертым входом блока анализа синдрома и подключен к первому выходу второго блока делени , второй - шестой выходы блока управлени  подклю- чены соответственно к седьмому и восьмому входам второго блока делени , второму входу первого блока делени , п тому и шестому входам блока анализа синдрома, второй - п тый и шестой выходы которого подключены соответственно к п тому - восьмому входам коммутатора и вторым входам блока управлени , седьмой выход которого  вл етс  тактовым выходом устройства , а восьмой выход подключен к третьему входу первого блока делени  и тактовым входам первого и второго буферных регистров и первого - третьего элементов па м ти, выходы второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключены к инфор- мационным входам первого элемента пам ти, вторые входы первого - четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ подключены соответственно к первым - четвертым выходам коммутатора.
2. 2. Устройство поп.1,отличающее- с   тем, что блок управлени  содержит первый , второй и третий элементы И, триггер, первый и второй инверторы, дешифратор, элемент И-НЕ, первый и второй коммутато- ры, первый и второй элементы задержки, первый и второй элементы ИЛИ, первый и второй счетчики импульсов, формирователь

   пр моугольного импульса и тактовый генератор , выход которого подключен к тактовым входам первого и второго счетчиков импульсов, входу первого элемента задержки и  вл етс  седьмым выходом блока, выход формировател  пр моугольного импульса  вл етс  вторым выходом блока и подключен к первому входу первого элемента И, выход которого  вл етс  четвертым выходом блока и подключен к входам обнулени  триггера, второго и первого счетчиков импульсов, выходы первого счетчика импульсов подключены к входам дешифратора и элемента И-НЕ, выход которого подключен к первому входу второго элемента И. выход первого элемента задержки подключен к тактовому входу триггера, первому входу первого коммутатора, входу первого инвертора и  вл етс  восьмым выходом блока, выход первого инвертора подключен к вторым входам первого коммутатора и второго элемента И, выход которого  вл етс  первым выходом устройства и подключен через второй элемент задержки к второму входу первого элемента И и непосредственно к третьему входу первого коммутатора и входу второго инвертора, выход которого подключен к четвертому входу первого коммутатора, выход которого  вл етс  третьим выходом блока, выход дешифратора  вл етс  шестым выходом блока и подключен к первому входу третьего элемента И и информационному входу второго счетчика импульсов, выходы которого подключены к адресным входам второго коммутатора, выход которого подключен к второму входу третьего элемента И, выход которого подключен к информационному входу триггера, выход которого  вл етс  п тым выходом блока, выходы первого и второго элементов ИЛИ подключены соответственно к первому и второму информационным входам второго коммутатора, третий информационный вход которого и входы первого и второго элементов ИЛИ  вл ютс  вторыми входами блока, третий вход третьего элемента И  вл етс  первым входом блока.

   Фиг.з

   0/пЦК1) л

   о/пц.1(г)

   UW

   О/л Ц.1(3)

   IL

   ОтЦ1(4)

   W,W

   (51(2)

   16),11}

   Фиг. 5