SU1383325A1

SU1383325A1 - Устройство дл задержки цифровой информации

Info

Publication number: SU1383325A1
Application number: SU864134350A
Authority: SU
Inventors: Владимир Николаевич Лацин; Евгений Леонидович Полин; Александр Валентинович Дрозд; Валентина Анатольевна Минченко; Алла Евгениевна Малярчук
Original assignee: Специальное Проектно-Конструкторское Бюро "Дискрет" Одесского Политехнического Института
Priority date: 1986-10-13
Filing date: 1986-10-13
Publication date: 1988-03-23

Abstract

Изобретение относитс к вычислительной технике и позвол ет осуществл ть цифровую задержку информации на 2k тактов (рде k - целое число), нечувствительную к отказам блоков пам ти по отдельным разр дам . Устройство содержит счетчик 1, считающий по модулю k и вырабатывающий циклически повтор ющуюс последовательность адресов дл блоков 5-7 пам ти, триггеры 2 и 12, инвертирующие свое состо ние по окончании каждого цикла счета, коммутаторы 3 и 4, транслирующие на входы блоков 5 и 6, работающих по циклам в противофазе , последовательность чисел с входа устройства или на повторную запись с выходов блоков 17 и 18 инвертировани . Блоки 8 и 9 контрол осуществл ют проверки по нечетности считьшаемой через k тактов постедо- вательности чисел. Сформированные при первом считывании сигналы контрол через коммутатор 16 записываютс в блок 7 дл задержки на k тактов. Считанные последовательности чисел через регистры 10 и 11 и блоки 17 и 18 поступают на повторную запись в те же блоки пам ти 5 и 6 или через коммутатор 19 поступают на выход устройства при повторном считывании. Последовательность чисел дважды записываетс в одни и те же блоки пам ти, каждый раз задержива сь на k тактов, а в сумме - на 2k тактов. При считывании чисел с ощибками перед их повторной записью и после повторного считывани осуществл етс инвертирование этих же чисел, что обеспечивает компенсацию ощибок, вызванных отказами блоков 5 и 6 пам ти. Устройство также содержит триггер 13 и коммутаторы 14 и 15. 1 ил. о (О

Description

2

СО 00 00 00

ю

ел

Изобретение относитс к вычислительной технике и может быть использовано в качестве цифровой задержки в специализированных вычислительных машинах.

Цель изобретени - повышение надежности устройства.

На чертеже представлена структурна схема устройства дл задержки цифровой информации.

Устройство содержит счетчик 1, первый триггер 2, первый 3 и второй 4 коммутаторы, первый 5, второй 6 и третий 7 блоки пам ти, первый 8 и второй 9 блоки контрол , первый 10 и второй 11 регистры, второй 12 и третий 13 триггеры, третий 14, четвертый 15 и п тый 16 коммутаторы, первый 17 и второй 18 блоки инвертировани , шестой коммутатор 19, информационный вход 20 устройства , вход 21 начальной установки устройства , вход 22 кода задержки устройства, синхровход 23 и выход 24 устройства.

Устройство работает следующим образом. На входе счетчика 1 выставл етс уменьшенный вдвое двоичный код /г, где п

число тактов работы устройства. Этот код первоначально принимаетс в счетчик 1 по сигналу начальной установки (НУ), поступающему на вход приема счетчика 1 через вход 21 НУ устройства. Тактируетс работа устройства синхросигналами (СИ), поступающими на синхровход 23 устройства. С приходом СИ на вычитающий вход счетчика 1 он уменьшает на единицу значение на выходе , а при достижении нул за счет внутренних св зей обеспечивает повторный прием кода и последующие циклы работы. Таким образом, счетчик I обеспечивает счет по модулю k.

Первый триггер 2, первоначально устанавливаемый сигналом НУ в нуль по входу сброса, измен ет свое состо ние на противоположное по окончании каждого цикла счета под действием сигнала, поступающего с выхода заема счетчика 1 на счетный вход первого триггера 2.

Второй триггер 12 принимает сигнал с выхода первого триггера 2 на информационный вход по СИ, обеспечива задержку этого сигнала на половину такта.

Входна последовательность чисел 1 дл задержки на п тактов поступает через информационный вход 20 устройства на первый информационный вход первого коммутатора 3 и второй информационный вход второго коммутатора 4. Коммутаторы 3 и 4 управл ютс первым триггером 2 и транслируют последовательность чисел на информационные входы соответственно первого 5 и второго 6 блоков пам ти. При этом первый коммутатор 3 на нечетных циклах счета передает последовательность чисел с входа 20 устройства, а на четных циклах счета - с выхода первого блока 17 инвертировани .

0

5

0

5

0

5

0

5

0

5

Второй коммутатор 4 транслирует последовательность чисел на четных циклах счета с входа 20 устройства, а на нечетных циклах счета - с выхода второго блока 18 инвертировани .

Циклически повтор юща с последовательность значений с выхода счетчика 1 поступает на адресные входы первого 5 и второго 6 блоков пам ти, на входы записи- чтени которых подаютс СИ с входа 23 устройства . При этом в первых полутактах тактов осуществл етс запись входной последовательности чисел в первый блок 5 пам ти на нечетных циклах счета и во второй блок 8 на нечетных циклах счета и во второй блок 6 пам ти на четных циклах счета. Через k тактов в циклах, следующих за циклами записи (во вторых полутактах тактов), осуществл етс считывание последовательности чисел из первого 5 и второго 6 блоков пам ти и их прием соответственно в первый 10 и второй 11 регистры. Так осуществл етс задержка последовательности чисел на k тактов.

Числа последовательности содержат контрольный разр д, дополн ющий количество единиц в числе до нечетного. Последовательности чисел поступают с выходов первого 5 и второго 6 блоков пам ти также на входы соответственно первого 8 и второго 9 блоков контрол , осуществл ющих контроль информации по нечетности количества единиц и формирующих сигналы контрол Ci и Сз. Сигналы контрол Ci и С записываютс соответственно в первый 10 и второй 11 регистры. Прием информации в регистры 10 и 11 осуществл етс по СИ.

Последовательность чисел за один цикл счета задерживаютс блоками пам ти на половину требуемой длительности задержки. Сигналы контрол , формируемые дл последовательности чисел, считываемой после первой половины требуемой задержки, транслируютс через п тый коммутатор 16 на информационный вход одноразр дного блока 7 пам ти с выходов первого 10 и второго 11 регистров на четных и нечетных циклах счета соответственно. Управл етс п тый коммутатор вторым триггером 12. Третий блок 7 пам ти управл етс по адресному входу записи-чтени теми же сигналами, что и первый 5 и второй 6 блоки пам ти и обеспечивает запоминание сигналов контрол Ci и С2 соответственно на четных и нечетных циклах контрол (в первых полутактах тактов) и считывание их через k тактов соответственно на нечетных и четных циклах контрол (во вторых полутактах тактов). Считанные сигналы контрол принимаютс по СИ в третий триггер 13, с выхода которого поступают на первый информационный вход третьего коммутатора 14 и второй информационный вход четвертого коммутатора 15. На второй информационный вход третьего коммутатора 14 поступают сигналы контрол С и Cz выходов соответственно

первого 10 и второго 11 регистров. Коммутаторы 14 и 15 управл ютс вторым триггером 12. При этом третий коммутатор 14 транслирует на управл ющий вход блока 17 сигнал контрол Ci с выхода первого регистра 10 на четных циклах счета и задержанный на k тактов с выхода третьего триггера 13 на нечетных циклах счета. Четвертый коммутатор 15 транслирует на управл ющий вход 18 сигнал контрол С с выхода второго регистра 11 на нечетных циклах счета и задержанный на k тактов с выхода третьего триггера 13 на четных циклах счета.

Блоки 17 и 18 принимают последовательность чисел с первых выходов соответственно первого 10 и второго 11 регистров и транс- 15 лируют их без изменени при отсутствии ощибок и инвертируют числа, дл которых сигнал контрол принимает значение «Ощиб- ка.

С выхода блока 17 последовательность чисел поступает на второй информационный вход первого коммутатора 3 и на первый информационный вход шестого коммутатора 19. Причем на четных циклах счета последовательность чисел поступает через первый коммутатор на информационный вход первого блока 5 пам ти (дл задержки на вторую половину требуемой длительности), а в нечетных циклах транслируетс шестым коммутатором 19 на выход 24 устройства.

С выхода блока 18 последовательность

. циклах счета выдаетс на выход 24 устройства . При этом входна последовательность чисел оказываетс задержанной на требуемую величину задержки , и передаетс 5 на выход без искажений при неисправности блоков 5 и б типа отказ. Действительно, искаженное такой неисправностью число после первых k тактов задержки проинвер- тировано и записано в тот же блок пам ти по тому же адресу, что и в первый раз. При ЭТОМ ошибочный разр д в числе при повторном считывании из неисправной чейки пам ти принимает оп ть ошибочное значение, а после инвертировани - правильное значение .

Первый 8 и второй 9 блоки контрол представл ют собой схемы свертки по модулю два с инверсным выходом и могут быть выполнены , например, на .микросхемах.

Первый 17 и второй 18 блоки инвертировани дл /-разр дного чиста могут быть 20 выполнены из / сумматоров по модулю два, причем первые входы всех сумматоров по модулю два составл ют /-разр дный вход блока, выходы всех сумматоров по модулю два составл ют /-разр дный выход блока, а вторые входы сумматоров по модулю два объединены между собой и вл ютс управл ющим входом блока.

При подаче на управл ющий вход уровн «Лог. О блок транслирует входное число на выход без изменени . При подаче на уп25

35

40

чисел поступает на первый информационный 30 равл ющий вход уровн «Лог. 1 блок перевход второго коммутатора 4 и второй инфор-, мационный вход шестого коммутатора 19. Причем на нечетных циклах счета последовательность чисел поступает через второй коммутатор на информационный вход второго блока 6 пам ти (дл задержки на вторую половину требуемой длительности), а в четных циклах транслируетс шестым коммутатором 19 на выход 24 устройства. Шестой коммутатор 19 управл етс вторым триггером 12.

Таким образом, последовательность чисел на нечетных циклах счета записываетс в первый блок 5 пам ти, с выхода которого считываетс через к тактов в четных циклах счета и, претерпев инвертирование искаженных ошибкой чисел, повторно записываетс в этот же блок пам ти. После повторного считывани последовательности чисел еще через k тактов (в нечетных циклах счета) и вторичного инвертировани инвертированных ранее чисел (под действием задержанного третьим блоком пам ти 7 на k тактов 50 сигнала контрол Ci) эта последовательность транслируетс на выход 24 устройства. Аналогично последовательность .чисел, поступающа на четных циклах счета во второй блок 6 пам ти, задерживаетс им на k тактов, считываетс и после инвертировани записываетс повторно дл задержки еще на k тактов, затем повторно считываетс и после повторного инвертировани в четных

45

55

Claims

дает на выход инверсию входного числа. Формула изобретени

Устройство дл задержки цифровой информации , содержащее счетчик, первый, второй и третий триггеры, первый и второй блоки пам ти, причем вход сброса первого триггера и вход приема счетчика соединены и вл ютс входом начальной установки устройства, входы разр дов счетчика вл ютс входами кода задержки устройства, счетный вход счетчика вл етс синхровхо- дом устройства, выход заема счетчика соединен со счетным входом первого триггера, адресные входы первого и второго блоков пам ти соединены поразр дно и подключены к выходам разр дов счетчика, отличающеес тем, что, с целью повышени надежности устройства, в него введены третий блок пам ти , с первого по щестой коммутаторы, первый и второй блоки контрол , первый и второй регистры, первый и второй блоки инвертировани , причем входы записи-чтени первого, второго и третьего блоков пам ти , синхровходы первого и второго регистров и синхровходы второго и третьего триггеров соединены с синхровходом устройства, выход первого триггера соединен с управл ющими входами первого и второго коммутаторов и информационным входом второго триггера, выход которого соединен с управл ющими входами третьего, четвертого.

5

. циклах счета выдаетс на выход 24 устройства . При этом входна последовательность чисел оказываетс задержанной на требуемую величину задержки , и передаетс на выход без искажений при неисправности блоков 5 и б типа отказ. Действительно, искаженное такой неисправностью число после первых k тактов задержки проинвер- тировано и записано в тот же блок пам ти по тому же адресу, что и в первый раз. При ЭТОМ ошибочный разр д в числе при повторном считывании из неисправной чейки пам ти принимает оп ть ошибочное значение, а после инвертировани - правильное значение .

Первый 8 и второй 9 блоки контрол представл ют собой схемы свертки по модулю два с инверсным выходом и могут быть выполнены , например, на .микросхемах.

Первый 17 и второй 18 блоки инвертировани дл /-разр дного чиста могут быть 0 выполнены из / сумматоров по модулю два, причем первые входы всех сумматоров по модулю два составл ют /-разр дный вход блока, выходы всех сумматоров по модулю два составл ют /-разр дный выход блока, а вторые входы сумматоров по модулю два объединены между собой и вл ютс управл ющим входом блока.

При подаче на управл ющий вход уровн «Лог. О блок транслирует входное число на выход без изменени . При подаче на уп5

0 равл ющий вход уровн «Лог. 1 блок пере5

0

0 равл ющий вход уровн «Лог. 1 блок пере0

5

5

дает на выход инверсию входного числа. Формула изобретени

Устройство дл задержки цифровой информации , содержащее счетчик, первый, второй и третий триггеры, первый и второй блоки пам ти, причем вход сброса первого триггера и вход приема счетчика соединены и вл ютс входом начальной установки устройства, входы разр дов счетчика вл ютс входами кода задержки устройства, счетный вход счетчика вл етс синхровхо- дом устройства, выход заема счетчика соединен со счетным входом первого триггера, адресные входы первого и второго блоков пам ти соединены поразр дно и подключены к выходам разр дов счетчика, отличающеес тем, что, с целью повышени надежности устройства, в него введены третий блок пам ти , с первого по щестой коммутаторы, первый и второй блоки контрол , первый и второй регистры, первый и второй блоки инвертировани , причем входы записи-чтени первого, второго и третьего блоков пам ти , синхровходы первого и второго регистров и синхровходы второго и третьего триггеров соединены с синхровходом устройства, выход первого триггера соединен с управл ющими входами первого и второго коммутаторов и информационным входом второго триггера, выход которого соединен с управл ющими входами третьего, четвертого.

.JiS,Toro и шестого коммутаторов первый ин- формадис нный вход второго коммутатора

соедищн тировайи nepBorg ционньщ нень пул

с выходом второго блока инвер- первый информационный вход оммутатора и второй информа- ход второго коммутатора соеди- (Я ютс информационным входом

У1гтройакв4 выход первого коммутатора ; с информационным входом первого ; б(Ж а ам ти, выход которого соединен с ,-«, информационным входом первого 10 регистра и входом первого блока контрол , выход которого соединен с вторым информационным входом первого регистра, первый выход которого соединен с информационным входом первого блока инвертировани , выход третьего коммутатора соединен с управл ющим входом первого блока инвертиро- вани5, выход которого соединен с вторым информационным входом первого коммутатора и с первым информационным входом шестого коммутатора, выход второго коммутатора соединен с информационным входом второго блока пам ти, выход которого соединен с первым информационным входом

15

20

0

0

второго регистра и входом второго блока контрол , выход которого соединен с вторым информационным входом второго регистра, первый выход которого соединен с информационным входом второго .блока инвертировани , первые информационные входы четвертого и п того коммутаторов соединены с выходом второго регистра, вторые входы третьего и п того коммутаторов соединены с вторым выходом первого регистра, выход четвертого коммутатора соединен с управл ющим входом второго блока инвертировани , выход которого соединен с вторым информационным входом шестого коммутатора , выход п того коммутатора соединен с информационным входом третьего блока пам ти, адресные входы которого соединены с выходами разр дов счетчика, выход третьего блока пам ти соединен с информационным входом третьего триггера, выход которого соединен с первым информационным входом третьего коммутатора и вторым информационным входом четвертого коммутатора , выход шестого коммутатора вл етс выходом устройства.