SU1540005A1

SU1540005A1 - Многоканальное декодирующее устройство

Info

Publication number: SU1540005A1
Application number: SU874328176A
Authority: SU
Inventors: Владислав Валентинович Квашенников; Петр Александрович Сосин
Original assignee: Предприятие П/Я В-8835
Priority date: 1987-11-16
Filing date: 1987-11-16
Publication date: 1990-01-30

Abstract

Изобретение относитс к автоматике и вычислительной технике и может быть использовано в многоканальных системах телеизмерени и телеуправлени дл передачи информации без предварительного фазировани . Цель изобретени - повышение быстродействи . Многоканальное декодирующее устройство содержит мультиплексор 1, счетчик 2,3, регистры 4-7, сумматоры 8-11 по модулю два, дешифратор 12, блок 13 инверторов и блок 14 пам ти. 1 ил.

Description

Изобретение относитс к автоматике и вычислительной технике и может быть использовано в многоканальных системах телеизмерени и телеуправлени дл передачи информации без предварительного фазировани .

Цель изобретени - повышение быстродействи .

На чертеже представлена функциональна схема устройства.

Многоканальное декодирующее уст- .ройство содержит мультиплексор 1 , счетчики 2 и 3, регистры 4-7,чсумматоры 8-11 по модулю два, дешифратор 12, блок 13 инверторов и блок 14пам ти , информационный вход 15, вход 16 синхронизации, информационный выход 17, адресный выход 18 и управл ющий выход 19 устройства.

Многоканальное декодирующее устройство работает следующим образом,

На вход 16 синхронизации устройства непрерывно поступает последовательность синхроимпульсов, частота следовани которых выбрана таким образом , чтобы за врем , проход щее межцу поступлением двух последовательных разр дов информации, передаваемой по одному каналу, осуществл лс циклический опрос всех каналов с последовательностью действий, описанной ниже.

В исходном состо нии счетчики

2и 3 наход тс в нулевом положении.

Двоичный код состо ни счетчика

3поступает на адресные входы мультиплексора 1, который подключает первый канал информационного входа

15устройства к входу фильтра информационной последовательности, образованного регистром 4 и сумматорами 8 и 9. Одновременно сигнал нулевого счетчика 2 подаетс на управл ющие входы регистров 4-7. Двоичный код состо ни счетчика 3 поступает также на адресный вход блока 14 пам ти, при этом на выходе блока 14 устанавливаетс информаци , соответствующа первому каналу. В нулевом состо нии счетчика 2 эта информаци по входам параллельной записи регистров 4-7 записываетс в регистры. Счетчик

2 представл ет собой двоичный счетчи с трем состо ни ми. Следующим такто частоты, приход щим по входу 16, счетчик 2 переводитс во второе состо ние ,

10

15

20

25

м 40005 4

В этом положении счетчика 2 отсутствует сигнал управлени регистров 4-7. Перечисленные регистры перестраиваютс на работу в режиме последовательного сдвига информации. В этом режиме осуществл етс запись очередного бита информации первого канала в регистр 4 длины R бит фильтра информационной последовательности. В фильтре информационной последовательности проводитс умножение входного сигнала первого канала на проверочный полином h(x) кода, благодар чему на выход фильтра не проход т информационные кодовые слова V(x); с другой стороны, синхронизирующа последовательность С(х) проходит на выход фипьтра, получа при этом определенный фазовый сдвиг.

Регистр 5 длины S бит с сумматорами 10 и 11 образует фильтр служебной (синхронизирующей) последовательности , умножающей поступающие „ на его вход сигналы на полином f(x), Полином f(x) вл етс проверочным полиномом последовательности С(х). При поступлении на вход фильтра безошибочного участка кодового слова , после заполнени регистров 4 и

5правильными символами сигнал на выходе сумматора 10 исчезает, так как последовательнодть V(x) не пропускаетс фильтром информационной последовательности, а последователь35 ность С(х) - фильтром служебной последовательности . Помехи, отличающиес от кодового слова, проход т, преобразу сь, через оба фильтра. Нулевые сигналы, соответствующие правильно прин тому кодовому слову заполн ют регистр 6 синдрома. Во втором состо нии счетчика 2 в регистр

6синдрома записываетс один бит информации. При числе информационных бит в кодовом слове R, числе информационных бит в синхронизирующей последовательности S, объем регистра синдрома равен п - R - S,

i

С целью уменьшени веро тности

ложного приема объем регистра синдрома можно измен ть.

После прихода следующего такта частоты по входу 16 устройства счетчик 2 переходит в третье состо ние . В этом состо нии осуществл етс запись информации, хран щейс в регистрах 4-7 в блок 14 пам ти. При этом на адресные входы 14 поступает

30

40

45

50

двоичный код с выхода счетчика 3, соответствующий номеру обрабатываемого канала, на информационные входы поступает информаци с выходов разр дов регистров 4-7 в параллельном коде, а на вход разрешени записи блока 14 - сигнал разрешени с выхода счетчика 2.

Если по данному каналу было прин то неискаженное кодовое слово, регистр 6 синдрома заполнен нул ми, в регистре 5 фильтра служебной последовательности находитс бит сдвиФормула изобретени Многоканальное декодирующее устройство , содержащее Первый регистр, 5 вход последовательной записи которого объединен с первым входом первого сумматора по модулю два, выходы разр дов первого регистра соединены с соответствующими входами второго Ю сумматора по модулю два, выход которого соединен с вторым входом первого сумматора по модулю два, второй регистр, вход последовательной записи которого и первый вход третьего сумразр дов второго регистра соединенны с соответствующими входами четвертого сумматора по модулю два5 выход которого соединен с вторым входом

нутой синхронизирующий последователь- 15 матора по модулю два объединены, выходы ности С(х) и на выходе дешифратора по вл етс сигнал декодировани , который поступает на управл ющий выход 19 устройства. Б это врем в

регистрах 4 и 7 (общей длины п бит, 20 третьего сумматора по модулю два, n V R) наход тс первые R бит прин той неискаженной последовательности V(x) + С(х), которые в параллельном коде подаютс на вход блока 13 инверторов . Блок инверторов инвертирует разр ды последовательности, соответствующие единицам в С(х), при этом с выхода блока инверторов на информационный выход 17 устройства передаетс R бит последовательности V(x). Одновременно с выхода счетчика 3 на адресный выход 18 устройства выдаетс двоичный код номера канала. Информаци первого канала декодирована .

Следующим тактом частоты, пришед- шим по входу 16 устройства счетчик

2возвращаетс в исходное нулевое состо ние, а сигнал переноса с выхода этого счетчика переводит счетчик

3в следующее состо ние, соответствующее второму каналу. Цикл обработки информации второго канала аналогичен рассмотренному циклу обработки первого канала.

Счетчик 3 предназначен дл установки адреса обрабатываемого канала и его объем равен общему количеству m каналов. Блок 14 пам ти хранит информацию по всем каналам во врем

обработки данного канала. Его объем i

равен объему всех регистров устройства , умноженному на т: гах(2п - - R) бит.

Например, при использовании помехоустойчивого кода БЧХ (63,32) и 16 каналах объем ОЗУ равен 188 байтам .

дешифратор и счетчик, отличающеес тем, что, с и елью повышени быстродействи устройства, в него введены второй счетчик, блок

25 инверторов, третий и четвертый регистры , мультиплексор и блок пам ти , выходы которого соединены с соответствующими входами параллельной записи первого - четвертого ре30 гистров, первый выход первого счетчика соединен с управл ющими входами первого - четвертого регистров, выход мультиплексора соединен с первым входом первого сумматора по мо35 ДУЛЮ два, выход которого соединен с первым входом третьего сумматора по модулю два, выход которого соединен с входом последовательной записи третьего регистра, выходы

40 разр дов которого соединены с первыми информационными входами блока пам ти и входами дешифратора, выходы разр дов первого и четвертого регистров соединены с соответствующими входами

45 блока инверторов и с вторыми информационными входами блока пам ти, третьи информационные входы блока пам ти подключены к выходам разр дов второго регистра, второй выход пер5о вого счетчика соединен с входом разрешени записи блока оперативной пам ти и счетным входом второго счетчика , выходы разр дов которого соединены с адресными входами мульти55 плексора и блока пам ти и вл ютс адресными выходами устройства, входы синхронизации первого - четвертого регистров и счетный вход первого счетчика объединены и вл ютс вхо 400056

Claims

Формула изобретени Многоканальное декодирующее устройство , содержащее Первый регистр, 5 вход последовательной записи которого объединен с первым входом первого сумматора по модулю два, выходы разр дов первого регистра соединены с соответствующими входами второго Ю сумматора по модулю два, выход которого соединен с вторым входом первого сумматора по модулю два, второй регистр, вход последовательной записи которого и первый вход третьего сумразр дов второго регистра соединенны с соответствующими входами четвертого сумматора по модулю два5 выход которого соединен с вторым входом

матора по модулю два объединены, выходы

третьего сумматора по модулю два,

дешифратор и счетчик, отличающеес тем, что, с и елью повышени быстродействи устройства, в него введены второй счетчик, блок

инверторов, третий и четвертый регистры , мультиплексор и блок пам ти , выходы которого соединены с соответствующими входами параллельной записи первого - четвертого регистров , первый выход первого счетчика соединен с управл ющими входами первого - четвертого регистров, выход мультиплексора соединен с первым входом первого сумматора по моДУЛЮ два, выход которого соединен с первым входом третьего сумматора по модулю два, выход которого соединен с входом последовательной записи третьего регистра, выходы

разр дов которого соединены с первыми информационными входами блока пам ти и входами дешифратора, выходы разр дов первого и четвертого регистров соединены с соответствующими входами

блока инверторов и с вторыми информационными входами блока пам ти, третьи информационные входы блока пам ти подключены к выходам разр дов второго регистра, второй выход первого счетчика соединен с входом разрешени записи блока оперативной пам ти и счетным входом второго счетчика , выходы разр дов которого соединены с адресными входами мультиплексора и блока пам ти и вл ютс адресными выходами устройства, входы синхронизации первого - четвертого регистров и счетный вход первого счетчика объединены и вл ютс вхо715400058

дом синхронизации устройства, входы соответственно информационными в хо- мультиплексора, выходы блока инвер- дами, информационными выходами и торов и выход дешифратора вл ютс управл ющим выходом устройства.