SU1277166A1 - Устройство дл приемопередачи информации с контролем ошибок - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в аппаратуре передачи и обработки информации. Целью изобретени   вл етс  упрощение, повышение быстродействи , повышение информационной гибкости устройства путем обеспечени  параллельной и последовательной передач информации и последовательной обработки информации с контролем ошибок. Устройство работает следующим образом. На сигнальный вход устройства поступает пакет информации в последовательном виде, на его управл ющий вход - сигнал сопровождени . Управл ющий сигнал инициирует развертку программы командного блока 8. Пакет информации записываетс  в последовательном виде в регистры 4 - 4j, сдвига и параллельно поступает на входы блоков 6 и 1 поразр дного суммировани  и вычислени  контрольной суммы. Наличие ошибки, вы вл емой блоком 6 поразр дного суммировани  на основе контрол  по четности, фиксируетс  блоком 2 формировани  сигнала ошибки. Если в прин том пакете информации ошибки отсутствуют, блок 2 по сигналам управлени  с командного блока 8 разрешает перезапись в параллельной форме пакета информации в регистры 4 -4f,. По сигналу управлени  с командного блока 8 регистры 4,-4f, сдвига транслируют пакет через селектор 3 на выход устройства. Параллельно информаци  поступает на (С (Л vj Риг.1

Description

второй блок 7 поразр дного суммировани , где завершаетс  байт контрольной суммы контрольным битом, после чвго командный блок выдает сигнал, аннулируюпщй режим передачи, и устройство устанавливаетс  в исходное состо ние. Блок 1 вьиислени  контрольной суммы содержит мультиплексор триггеры и регистр сдвига. ,1 з.п. ф-лы. 5 ил.

1

Изобретение относитс  к вычислительной технике и может быть использовано в аппаратуре передачи, приема и обработки информации.

Целью изобретени   вл етс  упрощение , повышение быстродействи  и информационной гибкости устройства путем обеспечени  параллельной и последовательной записии считывани  информации и последовательной обработки информации с контролем ошибок.

На фиг.1 изображена структурна  схема устройства; на фиг.2 и 3 - его функциональна  схема.

Устройство содержит блок 1 вычислени  контрольной суммы, блок 2 формировани  сигнала ошибки, селектор 3 регистры 4|-4у, сдвига, блок 5 поразр дного сравнени , блоки 6 и 7 поразр дного суммировани , командный блок 8, в блоке 1 вычислени  контрольной суммы - мультиплексор 9,, триггеры , регистр 11 сдззига, в блоке 6 побитного суммировани  триггер 12, сумматор 13 по модулю 2, элемен И 14, в блоке 5 побитного сравнени  - сумматор 15 по модулю 2, элемент И 16, в командном блоке 8 счетчик 17, блок 18 пам ти. Блок 2 формировани  сигнала ошибкивыполнен на триггере 19, блок 7 побитного суммировани  на триггере 20.

Информационный вход устройства соединен с информационным входом пос леднего регистра 4„, входом первого блока 6 поразр дного суммировани  и первыми входами блока 1 вычислени  контрольной суммы и блока 5 поразр дного сравнени . Выход последнего разр да каждого регистра 4,-44 соединен с информаи 1онным последовательным входом предыдущего. Выход последнего разр да первого регистра 4, соединен с первым входом селектора 3, входом второго блока 7 поразр дного

I

суммировани  и вторым входом блока 1 вычислени  контрольной суммы, .выход которого соединен с вторыми входами селектора 3 и блока 5 поразр дного .

сравнени , выход которого соединен с первым входом блока 2 формировани  сигнала ошибок, второй вход которого соединен с выходом первого блока 6 поразр дного суммировани , выход второго блока 7 поразр дного суммировани  соединен с третьим входом селектора 3, выход которого соединен с вы ходом устройства, управл ющий вход командного блока 8 соединен с управл юпщм входом устройства, а выходы с соответствующими управл ющими входами регистров 4,-4, селектора 3. В блоке 1 вычислени  контрольной суммы первый и второй входы мультиплексора 9 соединены соответственно с первым и вторым входами блока 1 вычислени  контрольной суммы, выход с информационными входами триггеров , выходы которьгх соединены с

соответствующими информационными параллельными входами регистра 11, выход последнего разр да которого соединен с выходом блока 1 вычислени  контрольной суммы, управл ющие входы мультиплексора 9, триггеров 10,-10g и регистра 11, а также установочные R-входы триггеров lOf-lOg соединены с соответствующими выходами командного блока 8.

Устройство дл  приемопередачи информации с контролем ошибок работает следующим образом.

В режиме приема пакета информации на информационный вход устройства поступает в последовательном виде п байт полезной информации, транспарентной дл  устройства; пакет завершает байт контрольной суммы. Каждый байт пакета и байт контрольной суммы завершает

Claims (2)

1. контрольный, дев тый бит дополнени  3 на четность. На управл ющий вход уст ройства поступает сигнал сопровозкдени , указывающий устройству на наличие в канале пакета информации. Сигнал сопровождени  инициирует разверт ку программы командного блока 8, который подает управл ющие сигналы на другие блоки устройства. По сигналам блока 8п байт пакета записываетс  в последовательном виде в п8-разр днь регистр, образованный п параллельносдвиговыми регистрами 4,-4„ . Параллельно пакет поступает на вход блока 6 поразр дного суммировани  и на вхо блока 1 вычислени  контрольной суммы . По управл ющим сигналам командного блока 8 блок 6 осуществл ет сум мирование по модулю 2 с 1-го по 8-1 разр д каждого байта пакета. Во врем  поступлени  9-го, контрольного, бита каждого байта пакета, поступающего на информационный вход устройст ва, блок 6 сравнивает накопленную сумму и значение поступающего 9-го бита. Результат сравнени  регистрируётс  блоком 2 формировани  сигнала ошибки. Блок 1 осуществл ет накопление суммы по модулю 2 одноименных разр дов байт пакета. В результате к моменту поступлени  из канала байта контрольной суммы в блоке 1 накоп лен местньй байт контрольной суммы. Блок 8 инициирует вывод из блока 1 местной контрольной суммы на второй вход блока 5 поразр дного сравнени  синхронно с поступлением на первый вход блока 5 байта контрольной суммы поступающего пакета информации. Результат сравнени  регистрируетс  блоком
2. 2. Если в прин том пакете отсутствовали ошибки, блок 2 по сигналам управлени  блока 8 разрешает потребителю перезапись в параллельной форме п байт пакета с регистров 4,4 . Тем самым режим приема пакета информации из канала завершаетс . По сигналам разрешени , поступающим из блока 8, потребитель осуществл ет запись в параллельной форме п байт в-регистры 4,-4f|, тем самым иницииру  начало режима передачи пакета информации в канал. По управл ющим сигналам блока 8 регистры , в последовательной форме транслируют пакет через селектор ,3 на выход устройства. Параллельно информах и  поступает на побитное суммирование в блок 7. С регистров 44-4п 1664 через селектор 3 на выход устройства поступают кажд1.е 1-8-й биты п байт, а с блока 7 через селектор 3 на выход устройства поступает результат суммировани , т.е. 9-й контрольньй бит. Одновременно с формированием пакета 1 осуществл ет накопление суммы одноименных бит п байт пакета. По окончании формировани  п-го байта пакета с выхода блока 1 через селектор 3 на выход устройства поступает байт контрольной суммы. Блок 7 звершает байт контрольной суммы 9-м, контрольным , битом, после чего блок 8 аннулирует режим передачи и устройство устанавливаетс  в исходное состо ние. На фиг.2 и 3 раскрыт на функциональном уровне блок 1 вычислени  контрольной суммы. В режиме приема пакета информаци  через мультиплексор 9 поступает на счетные входы триггеров . На входы разрешени  счета триггеров10 -1Qg поступают управл ющие сигналы блока 8. По этим сигналам на триггерах 10,-IOg накапливаетс  результат суммировани  п байт пакета. 8конце п-го байта в параллельной форме результат суммировани  по сигналу управлени  записываетс  в регистр 11. По этому же сигналу содержимое триггеров обнул етс . Во врем  прихода байта контрольной суммы пакета блок 8 переключает регистр 11 в режим сдвига и на первый и второй входы блока 5 синхронно поступают байт контрольной суммы пакета и местный байт накопленной в блоке 1 контрольной суммы. В режиме передачи блок 8 переключает мультиплексор 9и на вход блока вычислени  контрольный суммы поступают фрагменты подготавливаемого пакета дл  накоплени  суммы одноименных разр дов байт пакета. В остальном работа блока 1 в режиме передачи идентична предыдущем режиму. Сигнал 27 соответствует сигналу, поступающему с командного блока 8 на подготовительные входы регистров 4, -4 f, дл  приема информации. Сигналы 28 и 29 соответствуют сигналам, поступающим на управл ющие входы селектора 3 с командного блока. Сигнал 30 оответствует информации на вькоде стройства. На функциональной схеме устройства источник сигнала синхронизации. а также цепь синхронизации условно не показаны. Технико-экономические показатели устройства обеспечиваютс  введением режима записи-чтени  в параллельной форме, всего пакета информации, что уменьшает период, обращени , непосред ственное сравнение вводимого контрольного байта и накопленного резуль тата суммировани  введенного пакета, минимизирует аппаратные средства, сокращает врем  обработки информации формирование контрольного байта в процессе передачи пакета в канал поз вол ет отказыватьс  от промежуточного накопител  контрольной суммы, пол на  транспарентность полезной информации пакета позвол ет существенно упростить алгоритм обработки. Формула изобретени  1. Устройство дл  приемопередачи информагщи с контролем ошибок, содер жащее блок вычислени  контрольной суммы, блок формировани  сигнала ошибок и селектор, отличающеес   тем, что, с целью упрощени , повьшени  быстродействи  и информационной гибкости устройства путем обеспечени  параллельной и последовательной записи и считывани  ин формации и последовательной обработки информации с контролем ошибок , в него введены регистры сдвига, блок поразр дного сравнени , командный блок, первый и вто -рой блоки поразр дного суммировани  информационный вход устройства соеди нен с информационным входом последнего регистра, входом первого блока поразр дного суммировани  и первыми входами блока вычислени  контрольной суммы и блока поразр дного сравнени , выход последнего разр да каждого регистра соединен с информаци666 онным последовательным входом предыдущего регистра, выход последнего разр да первого регистра соединен с первым входом селектора, входом второго блока поразр дного суммировани - и вторым входом блока вычислени  контрольной суммы, выход которого соединен с вторыми входами селектора и блока поразр дного сравнени , выход которого соединен с первым входом блока формировани  сигнала ошибок, второй вход которого соединен с выходом первого блока поразр дйого суммировани , выход второго блока поразр дного суммировани  соединен с третьим входом селектора, выход которого соединен с выходом устройства, управл юш 1Й вход командного блока соединен с управл ющим входом устройства , а выходы - с соответствующими управл ющими входами регистров сдвига , селектора, первого и второго блоков поразр дного суммировани , блока вычислени  контрольной суммы, блока поразр дного сравнени  и блока формировани  сигнала ошибки. 2, Устройство по П.1 отличающеес  тем, что блок вьгчислени  контрольной cyMMFJ выполнен в виде триггеров, регистра сдвига и мультиплексора , первый и второй входы которого соединены соответственно с первым и вторым входами блока вьгчислени  контрольной суммы, выход мультиплексора соединен с информационными входами триггеров, выходы которых соединены с соответствующими информационными параллельными входами регистра сдвига, выход последнего разр да которого  вл етс  выходом блока вычислени  контрольной суммы, управл юпще входы мультиплексора, триггеров и регистра сдвига и установочные входы триггеров  вл ютс  входами блока вычислени  контрольной суммы.