SU1372365A1 - Устройство дл коррекции ошибок в информации - Google Patents

Abstract

Изобретение относитс  к вычислительной технике,а именно к устройствам дл  коррекции информации,и может быть применено дл  исправлени  пакетов ошибок, возникающих при передаче блоков информации из внешних запоминающих устройств с параллельным считыванием, таких, как накопители на магнитных барабанах и цилиндрических магнитимых доменах. Целью изобретени   вл етс  повышение быстродействи  устройства. Устройство содержит буферный блок 1 пам ти, блок 2 обнаружегш  ошибок, блок 3 пам ти адресов ошибок, блок 4 пам ти приз

Description

ff 18

(Л

оо

1чЭ

оэ

О5

ел

паков ошибок, формирователи 5 четности , группу коммутаторов 6, первый 7 и второй 8 коммутаторы, блок 9 сравнени , блок 10 синхронизации, регистр 11 сдвига, счетчик 12, формирователь 13 импульсов, элемент ИЛИ 1А. Информаци  в параллельном коде (байтами) записьгааетс  через входы 21 в буферньй блок 1 пам ти и в регистр 11 сдвига, из которого каждый байт данных сдвигаетс  и поступает

в блок 2 обнаружени  ошибок, который вьфабатывает с использованием кода Файра все данные, необходимые дл  определени  адреса и характера ошибки . Коррекци  информации, считанной из буферного блока 1 пам ти по определенному адресу ошибки, выполн етс  формировател ми 5 четности. Сигналы на выходах 23 и 24 соответствуют наличию ошибки и наличию корректируемой ошибки в информации. 5 ил.

Изобретение относитс  к вычислительной технике, а именно к устройствам дл  коррекции информации, и может быть использовано дл  исправлени  пакетов ошибок, возникающих при передаче блоков информации из внешних запоминаюп1их устройств с параллельным считыванием, таких, как накопители на магнитных барабанах, цилиндрических магнитных доменах.

Целью изобретени   вл етс  повьш1е нле быстродействи  устройства инфор- мац1-ш.

На фиг. 1 представлена функциональна  схема предлагаемого устройства и }1аиболее предпочтительны вариант выполнени  блока запуска; на фиг. 2 - 5 - наиболее предпочтительные варианты вьпюлнени  соответственно блока обнаружени  ошибок, блока пам ти адресов ошибок, блока пам ти признаков ошибок и блока синхронизации .

Предлагаемое устройство содержит (фиг.1) буферный блок 1 пам ти, блок 2 обнаружени  ошибок, блок 3 пам ти адресов ошибок, блок 4 пам ти признаков оишбок, формирователи 5 четности группу коммутаторов 6, первый 7 и второй 8 коммутаторы, блок 9 сравнени , блок 10 синхронизации, регистр 11 сдвига, счетчик 12, фо1)мирователь 13 импульсов, элемент ИЖ 14, адресные входы 15, первый 16 и второй 17 тактовые входы, вход 18 начальной установки , вход 19 управлени  режимом , вход 20 обращени , информационные входы 21 и выходы 22 устрой10 ,

5

ства, выход 23 наличи  ошибки и выход 24 наличи  корректируемой ошибки.

Блок 25 запуска содержит (фиг.1) элемент НЕ 26, триггер 27, генера- 5 тор 28 импульсов и элемент И 29.

Блок 2 обнаружени  ошибок (фиг.2) содержит сдвиговые регистры 30-34, состо щие из D-триггеров 35 и формирователей 36 четности, счетчики 37- 40, схемы 41 и 42 сравнени , триггеры 43 и 44, элементы И 45-51, элементы НЕ 52-55, элементы ИЛИ 56 и ИЛИ-НЕ 57.

Блок 3 пам ти адресов ошибок со- цержит (фиг.З) блоки 58-60 посто нной пам ти.

Блок 4 пам ти признаков ошибок содержит (фиг.4)блоки 61 и 62 посто нной пам ти с выходами 63.

Блок 10 синхронизации содержит (фиг.5) генератор 64 импульсов, триггер 65 и 66, счетчик 67, дешифратор 68 и элементы И 69 и 70. 5 Предлагаемое устройство работает следующим образом.

Перед приемом каждого очередного блока информации производитс  начальна  установка по входу 18 (фиг. 1). Затем информаци  в параллельном коде, например, байтами поступает на входы 21, синхронизируема  тактовыми сигналами по входу 16 (например, дл  ЦМД ЗУ частотой 100 кГц). На вход 19 подаетс  сигнал записи, вследст- 5 вие чего коммутаторы 7 и 8 включены на передачу информации соответственно со счетчика 12 и входа 16. По окончании каждого тактового импульса

0

счетчик 12 увеличивает значение адреса на единицу, а в момент действи  тактового импульса через коммутатор 8 обеспечиваетс  подача сигнала обращени  на блок 1, вследствие чего информаци  в параллельном коде записьтает с  в блок 1. Кроме того, информаци  заноситс  по параллельным входам в регистр 11. По окончании тактового импульса блок 10 вырабатывает восемь импульсов сдвига информации ( при байтовой передаче информации), вследствие чего информаци  из регистра 11 в последовательном коде заноситс  в блок 2, который может обеспечивать исправление пакета ошибок длиной шесть бит и обнаружение пакета оши- бок длиной двенадцать бит при использовании кода Файра с многочленом (х +1)-(х + х+1) . () в информационной последовательности длиной до 1155 бит при восемнадцати проверочных разр дах. После приема всей последовательности информации до 1155 бит блок 2 определ ет наличие ошибки, что характеризуетс  состо нием его выходов 23 и 24,

Если на выходе 23 и 24 нули,это означает, что ошибки нет и информаци  из блока 1 может быть считана По адресу, поступаюш,ему по входам 15 и сигналу обращени , поступающему по входу 20, при режиме считывани  на входе 19, которьй переводит коммутаторы 7 и 8 на прием информации соответственно с входов 15 и 20.

Если на выходе 23 единица - признак опибки, а на выходе 24 ноль - признак некорректируемой опшбкп (кратностью семь - двенадцать бит), то в этом случае в прин той информации имеетс  ошибка и ее использовать нельз .

Если на выходах 23 и 24 единицы, это означает, что имеетс  в прин той информации корректируема  ошибка (кратностью от одного до шести бит). В этом случае -работа блока 2 должна быть продолжена еще на двадцать шест тактов импульсами, поступающими, например, от блока 25 на вход 17.Частота импульсов может быть высокой настолько, чтобы успевали срабатывать , узлы блока 2. Через двадцать шесть тактов на выходах блока 2 по вл етс  признак наличи  ошибки, который поступает на входы блока 4, сигнал окончани  поиска опшбки, по

0

5

5 0

0

5

0

5

0

5

ступающий к блокам 3 и 6, а также информатщ , достаточна  дл  определени  адреса ошибки, поступающа  на входы блока 3. Блок 3 вьфабаты- вает три группы данных: адреса первого и второго ошибочных байтов, ккоторые поступают на блок 9, а также номер перво го ошибочного разр да, который совместно с адресом первого ошибочного байта поступает на вход блока 4, из которого считьшаютс  признаки ошибки в тех разр дах, в которых они обнаружены. Признак ошибки поступает на входы коммутаторов 6 (одновременно и параллельно дл  первого и второго ошибочных бантов). После этого работа по приему информации заканчиваетс  и можно перейти к считьшанию информации. Она происходит описанным способом выше дл  всех слов, которые не имеют ошибок. Слова , содержащие ошибки (а их может быть всего два), корректируютс  за счет того, что из блока 3 получен адрес ошибочных слов, который в блоке 9 сравниваетс  с адресами, поступающим по входам 15. Когда наступает совпадение этих адресов, открываетс  один из коммутаторов 6, и со- ответствуюп ий признак ошибки поступает на формирователи 5, которые корректируют информацию.

Таким образом, в предлагаемом устройстве обеспечено обнаружение и коррекци  пакетных ошибок за счет применени  кода Файра при считьгоа1тии данных параллельным кодом, за счет чего расшир етс  область его применени  дл  считьшани  информации с внешних запоминакш1их устройств.Использование кода Файра позвол ет исправить пакеты ошибок большой длины при меньшем количестве проверочных разр док чем при применении кода БЧХ или кода Рида-Соломона.

Claims (1)

1. Формула изобретени 

   Устройство дл  коррекции ошибок в информации, содержащее блок обнаружени  ошибок, буферньй блок пам ти, блок пам ти адресов ошибок, блок пам ти признаков ошибок, группу коммутаторов и формирователи четности, выходы которых  вл ютс  информационными выходами устройства, входом управлени  режимом работы которого  вл етс  вход записи/чтени  буферного блока пам ти, выходы которого подключены к одним из входов формирователей четности, другие входы которых подключены к выходам коммута торов группы, одни из информационных входов которых подключены к выходам блока пам ти признаков ошибок, одни из адресных входов которого соединены с выходами первой группы блока обнаружени  ошибок, выходы второй группы которого подключены к адресным входам блока пам ти адресов ошибок , отличающеес  тем, что, с целью повышени  быстподейст- ВИЯ устройства, в него введены счет- чик, регистр сдвига, первый и второй коммутаторы, блок синхронизации, бло сравнени , формирователь импульсов обращени  и элемент ИЛИ, выход кото- рого подклкиен к входу запуска блока обнаружени  ошибок, вход установки которого и вход сброса счетчика объединены и  вл ютс  входом начальной установки устройства, счетный вход счетчика, вход записи регистра сдвига, вход пуска блока синхронизации и первый вход данных второго коммутатора объединены и  вл ютс  первым тактовым входом устройства, вторым тактовым входом которого  вл етс  первый вход элемента ИЛИ, второ вход которого соединен с выходом блока синхронизации и тактовым входом регистра сдвига, входы данных которого соединены с информационными входами буферного блока пам ти и

    вл ютс  информационными входами устройства, причем выход регистра сдвига подключен к входу данных блока обнаружени  ошибок, первый и второй выходы которого соединены соответственно с входом останова блока синхронизации с управл ющими входами коммутаторов группы и входом строби- ровани  блока пам ти адресов ошибок, выходы которого подключены к другим адресным входам блока пам ти признаков ошибок и одним из входов блока сравнени , выходы которого соединены с другими информационными входами коммутаторов группы, выходы счетчика подключены к одним из информационных входов первого коммутатора, выхо- ды которого соединены с адресными входами буферного блока пам ти, вход обращени  которого подключен к ходу формировател  импульсов, вход которого соединен с выходом второго коммутатора, второй вход данных которого  вл етс  входом обращени  устройства , управл ющие входы первого и второго коммутаторов соединены с входом записи/чтени  буферного блока пам ти, другие информационные входы первого коммутатора и другие входы блока сравнени  объединены и  вл ютс  адресными входами устройства, третий и четвертый выходы блока обнаружени  ошибок  вл ютс  соответгтвен- но выходом наличи  ошибки и выходом наличи  корректируемой ошибки устройства .

   ОтП

   0/nJ

   Q -Hff „f -W/}

   От г

   фиг.2

   /fff

   /(Б

   S3

   ОтЗ

   Фиг.