1 Изобретение относитс к вычислительной технике, а имекно к устройс вам дл автоматизированного контрол правильности функционировани устройств управлени , в частности коммутаторов шш блоков выдачи дискрет ной информации. Известно устройство дл контрол принимаемой информации, содержащее п-байтный передающий регистр, п-бай ный приемный регистр, блоки свертки по модулю два, вторую группу блоков свертки по модулю два, две группы дополнительных блоков свертки по мо дулю два и блок сравнени ,, С целью контрол передачи информ ции каждый байт инфсфмации передающего регистра сЕорачиваетс соответствующим блоком свертки о модулю два, который формирует контрольный разр д в соответствии с содержимым передающего регистра. После завершени передачи информации в приемный регистр содержимое этого регистра сворачиваетс соответствую щим блоком из второй группы блоков свертки по модулю два, которые форм руют контрольные разр ды байтов в соответствии с содержим з1м прин той информации в приемный регистр. Далее значени соответствующих байтов контрольных разр дов сравниваютс и. если они не равны, то на выходе блока сравнени вырабатывает с сигнал сбо при передаче информации . С целью обнаружени ошибок кратности 2 предлагаемое устройство содержит две группы дополнительных блоков по модулю два и передающих и приемных регистров flj. Недостаток данного устройства ограниченные функциональные возможности . Такое устройство не обеспечивает полную проверку блоков контрол при передаче информации на регистры. Наиболее близким к предлагаемому по технической сущности и достигаемому результату вл етс устройство дл обнаружени ошибок в контрольном оборудовании, содержащее входной регистр, триггер контрольного разр да входного рехистра, п регистров, п триггеров контрольного .разр да, п триггероЕ; управлени , п блоков формирован1 л контроль ного разр да, блок выработки сигнала ошибок, триггер режима проверки. 112 две группь элементов И и группу элементов ИЛИ, В данном устройстве происходит проверка блоков контрол в случае, когда производ тс контролируемые пересыпки отдельньк порций информации из регистра вместе с общим контрольным разр дом., информаци с входного pei-истра поступает на п регистров и на п блоков формировани контрольного разр да. Блок выработки сигнала ошибки обеспечивает контроль правильности прин той информации. Элементы 2И-ЗИ-ИЛИ обеспечивают запись контрольных разр дов в п триггеров контрольного разр да, поступающих из соответствующих блоков формировани контрольного разр да или из триггера контрольного разр да входного регистра. Триггер режима проверки и п триггеров управлени служат дл управлени записью, а а блоков формировани контрольного разр да обеспечивают контроль правильности записи информации в п регистров C2j. Недостатками известного устройства вл ютс сложность его функциональной схемы, котора приводит к необходимости формировать контрольные разр ды и управл ть записью контрольными разр дами, а также ограниченные функциональные возможности, определ емые тем, что информаци с входного регистра поступает по част м на п регистров, что ограничивает количество управл емых регистров. Цель изобретени - упрощение устройства с расширением его функциональных возможностей путем обеспечени последовательной или параллельной записи информации с входного регистра в п регистров по заданной программе. Поставленна цель достигаетс тем, что в устройство, содержащее входной регистр, входы которого вл ютс входами устройства, а первый выход соединен с первыми входами п выходных-регистров, п триггеров, п блоков контрол на четкость и п злементов ИЛИу каждого элемента ИЛИ через соответствз ющий выходной резистор подключен к первому входу соответствующего блока контрол на четкость, второй вход которого через соответствующий триггер соединен с выходом соответствующего элемента ИЛИ, а выходы всех блоков контрол на четкость подключены к 3 первым входам блока формировани сигнала ошибки, выход которого вл с выходом устройства, а также регистр контрольных разр дов, первый выход которого подключен к вторым входам триггеров, введены блок упра лени параллельной записью, подключенный выходом к вторым входам элем тов ИШ, два блока контрол по модулю два и дешифратор, каждый выход которого подключен к первому входу соответствующего элемента ИЛИ, а вы ход соединен с вторым выходом входного регистра и первым входом перво блока контрол по модулю два, подключенного выходом к входу блока формировани сигнала ошибки, а вторым входом - к второму выходу регис ра контрольных разр дов, первьш вхо второго блока контрол по модулю два соединен с первым выходом входного регистра, второй вход - с первым выходом регистра контрольных ра р дов, а выход - с входом блока формировани сигнала ошибки. На чертеже приведена функгсиональ на схема устройства. Устройство содержит входной регистр 1, регистр 2 контрольных разр дов , блок 3 управлени параллельной записью, блоки 4 и 5 контрол п модулю два, дешифратор 6, элементы ИЛИ выходные регистры , триггеры , блоки контрол на четкость , блок 11 формировани сигнала ошибки, вход 12 информации , вход 13 строба, вход 14 контрольных разр дов, выходы 15 15|/1 выходной информации и выход 16 сигнала ошибки. Устройство работает следующим образом. На вход 12 информации регистра 1 поступают два байта информации в сопровождении двух контрольных разр дов , подаваемых на вход 14 контрольных разр дов. Информаци с входа 12 информации регистра 1 и входа 14 контрольных разр дов регистра 2 принимаетс в регистр 1 и регистр 2 по стробу, поступающему с входа 13. Состо ние регистра 1 конт ролируетс блоками4 и 5. Каждый из блоков 4 и 5 контролирует один байт информации, причем каждый байт информации поступает в сопровождении своего контрольного разр да, который из регистра 2 подаетс на соответствующие блоки 4 и 5. При пра1 I вильном приеме информлци1 в регистрах 1 на выходе блоков i и 5 сигнал ошибки не вьщаетс . При нозникноисНИИ ошибки на выходах блоков 4 и 5 сигнал ошибки поступает в блок 1. С выхода регистра 1 первый байт информации поступает на информационные входы регистров ,. Контрольный разр д первого байта информации из регистра 2 поступает на три:- геры . Второй байт информации из регистра 1 поступает на дешифратор 6, причем сюда может поступить как весь байт информации, так и часть его. Максимально дешифратор 6, уцравл емьш одним байюм информации, может обеспечить управление 256 регистрами . Запись информации в регистры и-контрольных разр дов в триггеры 9)-9 и может осуществл тьс в зависимости от режима работы как последовательно , так и параллельное Элементы ИЛИ 7 -1 предназначены дл обеспечени возможности управлени последовательной записью дешифратором 7 и параллельной записью при поступлении управл ющего сигнала от блока 3. Дешифратор 6 служит дл управлени последовательной записью информации из регистра 1 в регистры ,, а также контрольного разр да из регистра 2 в триггеры в соответствии с информацией, поступающей но втором байте. При последовательной записи информации первьй байт информации в сопровождении контрольного разр да поступает в блок 4 и на регистры . Второй байт информации в сопровождении контрольного разр да поступает в блок 5 и на дешифратор 6. С возбужденного одного из выходов дешифратора 6 управл ющий сигнал через соответствуюшдй элемент ИЛИ поступает на управл ющие входы одного из регистР - 8.(-8иодного из триггеров 9 9fi , при этом первый байт информации и его контрольный разр д записываютс в один из регистров 8(- 8 м в один из триггеров 9 1При последовательной записи в каждый из регистров и триггеров может записыватьс в любой последовательности люба информаци . При параллельной записи информации первый байт информации и его контрольный разр д занос тс во все ре гистры ( и BO все трнггеры ) соответственно по сигналу, посту панчцему из блока 3 управлени парал лельной записью через элементы ИЛИ 7f, на управл ющие входы регистров 8 8, и триггеров ). Как при последовательной, так и при параллельной записи информаци из регистров поступает на выходы выходной информации. С выходов регистров 8/ -8и информаци поступает также на входы соответствующих блоков , на вторые входы которых поступает информаци с триггеров )|. Влоки осуществл ют контроль информации на четность. В случае возникновени ошибки в одном или нескол1зких регистрах 8j-8( блоки формируют сигналы ошибки, которые поступают на блок II, который,в свою очередь ,выдает сигнал ошибки с выхода J6 сигнала ошибки. Применение изобретени позволит, расширить функциональные возможности предлагаемого устройства за счет увеличени количества выходной информации , а таюке введени параллельной и последовательной записи информации и контрольных разр дов.