SU607349A1 - Устройство дл мажоритарного декодировани - Google Patents

Устройство дл мажоритарного декодировани

Info

Publication number
SU607349A1
SU607349A1 SU752192942A SU2192942A SU607349A1 SU 607349 A1 SU607349 A1 SU 607349A1 SU 752192942 A SU752192942 A SU 752192942A SU 2192942 A SU2192942 A SU 2192942A SU 607349 A1 SU607349 A1 SU 607349A1
Authority
SU
USSR - Soviet Union
Prior art keywords
adders
inputs
arrangement
block
elements
Prior art date
Application number
SU752192942A
Other languages
English (en)
Inventor
Виктор Иосифович Верховцев
Евгений Александрович Шурмухин
Original Assignee
Предприятие П/Я В-2769
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я В-2769 filed Critical Предприятие П/Я В-2769
Priority to SU752192942A priority Critical patent/SU607349A1/ru
Application granted granted Critical
Publication of SU607349A1 publication Critical patent/SU607349A1/ru

Links

Landscapes

  • Error Detection And Correction (AREA)

Description

мутации выходов регистра сдвига к входам блока сумматоров. Выходы группы элементов И через группу элементов ИЛИ 4соединены с входами блока 2 сумматоров. Вторые входы группы элементов И соединены с входами блока управлени  5, формирующего циклически повтор ющиес  серии командных импульсов. Выходы блока сумматоров соединены с первой группой входов блока б мажоритарных элементов , втора  группа входов которого соединена с блоком управлени .
Рассмотрим работу устройства дл  мажоритарного декодировани  на примере декодировани  кода 15.4, который позвол ет исправить три и обнаружить четыре ошибки. Дл  кода 15.4 имеем следующие правила кодировани :
a5 ai-fa2
a6 a2-fa3
87 834-34
ai4 aio+aii а 1 s а 11 + ai 2
В соответствии с правилами кодировани  имеем следующую систему проверочных соотношений дл  символа
а I а I
ai а2+а5
а 1 Hj ч-аэ
а I а 12 + ai3
а I аб +а 11
а 1 ав а ю
а, а/ -fa 14
1 84 +а 15
Аналогична  система может быть составлена относительно любого из символов.
Циклические свойства кода гарантируют, что кажда  проверка дл  символа может быть получена из проверки относительно символа 81 путем ее циклического сдвига.
Указанные системы уравнений определ ют св зи входов сумматоров с выходами регистра сдвига.
На вход регистра сдвига 1, состо щего из последовательно соединенных триггеров Ti-Tis, поступает последовательный код информации. Кодовое слово записываетс  в регистр за 15 тактов сдвига. В процессе записи информации в регистр сумматорами по модулю два б.1ока2 производитс  вычисление проверочных соотношений дл  символов кодй. Подключение выходов регистра сдвига к входам блока 2 сумматоров производитс  непосредствено и через группу элементов И 3 и группу элементов ИЛИ 4 логическими ключами путем стробировани  сигналов регистра сдвига импульсами с блока управлени  5.
С выходов блока сумматоров, сигналы результатов контрольных проверок поступают на вход блока 6 мажоритарных элементов, которые принимают решение о значении а, символа . Мажоритарный элемент (см. фиг. 2) содержит узел 7 оценки результатов контрольных проверок на элементах И 8 и ИЛИ 9 двоичный счетчик 10 на триггерах И, 12 и 13. На узлах оценки результатов контрольных проверок (результатов вычислени  проверочных соотношений) сигналы с выходов блока 2 -сумматоров опрашиваютс  командными импульсами блока управлени  5. На выходе узлов оценки 7 имеем импульсный сигнал, количестве импульсов в котором определ етс  числом «I по результатам контрольных проверок. С выхода узлов оценки импульсный сигнал подаетс  на вход двоичного счетчика 10. Дл  упрощени  анализа счетчик охвачен цепью обратной св зи, запрещающей счет, когда он установитс  в состо ние -Ь1, где ш - число проверочных соотношений дл  примененного кода (в нашем примере ). Значение символа aj определ етс  состо нием последнего (13) триггера счетчика. Декодированна  информаци  по вл етс  на выходе устройства сразу после записи ее во входной регистр сдвига.
Предлагаемое устройство дл  мажоритарного декодировани  проще известного за счет
уменьшени  числа сумматоров по модулю два.

Claims (2)

1.Патент США № 3222644, кл. 340-172.5, 1965.
2.Колесник В. Д., Мирончиков Е. Т. Декодирование циклических кодов, М., «Св зь,
1968, с. 110-114. .
rar r jr«|v|y KrJr,|.k,
fftaaf
SU752192942A 1975-11-24 1975-11-24 Устройство дл мажоритарного декодировани SU607349A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU752192942A SU607349A1 (ru) 1975-11-24 1975-11-24 Устройство дл мажоритарного декодировани

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU752192942A SU607349A1 (ru) 1975-11-24 1975-11-24 Устройство дл мажоритарного декодировани

Publications (1)

Publication Number Publication Date
SU607349A1 true SU607349A1 (ru) 1978-05-15

Family

ID=20638378

Family Applications (1)

Application Number Title Priority Date Filing Date
SU752192942A SU607349A1 (ru) 1975-11-24 1975-11-24 Устройство дл мажоритарного декодировани

Country Status (1)

Country Link
SU (1) SU607349A1 (ru)

Similar Documents

Publication Publication Date Title
JPS5958558A (ja) 並列周期的冗長チエツク回路
SU607349A1 (ru) Устройство дл мажоритарного декодировани
KR100188147B1 (ko) 주기적 여유 코드를 이용한 오류검출회로
SU1311021A1 (ru) Аналого-цифровой преобразователь с самоконтролем
SU1541607A1 (ru) Устройство дл обнаружени пакетных ошибок
SU752340A1 (ru) Устройство дл контрол информации
SU1531227A1 (ru) Устройство дл исправлени ошибок кодов Боуза-Чоудхури-Хоквингема
SU1103239A1 (ru) Устройство дл контрол параллельного кода на четность
SU1068942A1 (ru) Устройство дл контрол двоичной информации в кодах Бергера
SU1206783A1 (ru) Устройство дл контрол параллельного двоичного кода на нечетность
SU1381718A1 (ru) Устройство дл контрол цифровых данных
SU1718386A1 (ru) Декодирующее устройство линейного циклического кода
SU1112366A1 (ru) Сигнатурный анализатор
SU1732464A1 (ru) Счетчик импульсов в коде Фибоначчи
SU1091211A1 (ru) Устройство дл обнаружени ошибок при передаче кодов
SU1615724A1 (ru) Устройство дл контрол двоичного кода на четность
SU1015387A2 (ru) Устройство дл контрол параллельного кода на четность
SU1513626A1 (ru) Устройство для преобразования последовательного кода в параллельный 2
SU1195348A1 (ru) Устройство для контроля узлов эвм
SU1617442A1 (ru) Устройство дл контрол хода программ
SU824178A1 (ru) Генератор потоков случайных событий
RU1797119C (ru) Устройство дл преобразовани чисел из кода системы остаточных классов в позиционный код с контролем ошибок
SU428455A1 (ru) Устройство для контроля запоминающихмодулей
RU1795460C (ru) Устройство дл определени числа единиц в двоичном коде с контролем
SU1349009A1 (ru) Декодирующее устройство