SU1615724A1 - Устройство дл контрол двоичного кода на четность - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в цифровых устройствах дл  обмена информацией. Цель изобретени  - повышение быстродействи  устройства. Устройство содержит группу 1 элементов И, элементы ИЛИ 2, 23, узел 3 сравнени , элемент НЕ 4, узлы 7, 22 свертки по модулю два, элемент И 21, элемент задержки 20, коммутатор 6. Информаци  поступает на один из двух информационных входов 11, 12 устройства. Затем она проходит через коммутатор 6 под воздействием сигналов, возникающих на тактовых входах 8, 9 устройства. Правильность приема информации контролируетс  с помощью узлов 7, 22 свертки по модулю два, элемента ИЛИ 2 и узла 3 сравнени . При неправильном приеме на выходе 5 ошибки устройства формируетс  единичный сигнал. При правильном приеме на выходах 13, 15 или 14, 16 устройства по вл етс  информационное слово с контрольным разр дом. 3 ил.

Description

Фи$.1

Claims (2)

1. Формула изобретения

   Устройство для контроля двоичного кода на четность, содержащее коммутатор, два узла свертки по модулю два, группу элементов И и элемент И, причем первый и второй информационные входы коммутатора являются первым и вторым входами контролируемого кода устройства, первый и второй выходы коммутатора соединены с информационными входами первого и второго узлов свертки по модулю два, первый и второй выходы коммутатора и выходы первого и второго узлов свертки по модулю два соединены с первыми входами соответствующих элементов И группы, выходы которых Образуют две группы информационных выходов устройства и два выхода четности устройства, отличающееся тем, что, с целью повышения быстродействия устройства, в него введены два элемента ИЛИ, элемент НЕ, элемент задержки и узел сравнения, причем первый вход первого элемента ИЛИ, первый управляющий вход коммутатора и тактовый вход первого узла свертки по модулю два подключены к первому тактовому входу устройства, второй вход первого элемента ИЛИ, второй управляющий вход коммутатора и тактовый вход второго узла свертки по модулю два подключены к второму тактовому входу устройства, выход первого элемента ИЛИ через 5 элемент задержки соединен с первым входом элемента И, выход которого соединен с вторыми входами элементов И группы, выходы первого и второго узлов свертки по модулю два соединены с соответствующими ·> входами второго элемента ИЛИ, выход которого соединен с первым информационным входом узла сравнения, выход несравнения которого является выходом ошибки устройства и через элемент НЕ соединен с вторым входом элемента И, второй информационный вход узла сравнения подключен к входу четности устройства.

   фиг.?.
2. 2S