SU1349009A1

SU1349009A1 - Декодирующее устройство

Info

Publication number: SU1349009A1
Application number: SU853974122A
Authority: SU
Inventors: Геннадий Анатольевич Величко
Original assignee: Ростовское высшее военное командно-инженерное училище ракетных войск
Priority date: 1985-11-04
Filing date: 1985-11-04
Publication date: 1987-10-30

Abstract

Изобретение относитс к вычислительной технике и технике св зи. Его использование в системах помехоустойчивой передачи информаци с трехкратным повторением позвол ет повысить быстродействие устройства. Декодирующее устройство содержит блок 1 преобразовани , мажоритарный элемент 2, блок 3 определени достоверности символов, состо щий из с умма ikjpOB l2-12j по модулю два и Э ;емента ИЛИ 13, регистры 4,5, декодирующий блок 8,триггеры 9-9„,элементы И 10,-10п и элемент ИЛИ 11. Благодар введению блока 6 задержки н блока 7 сумматоров по модулю два, а также п триггеров 9 и п элементов И 10 (п-разр дность входной комбинации ) исправление однократных оши- Ьок производитс без получени дво- ич;;ых комбинаций остатков от делени на образующий полином цикличееного кода н без полного перебора этих осггтков. I з.п. ф-лы, 1 ил. i (Л :о 4 СО со

Description

Изобретение относитс к вычислительной технике и технике св зи и может быть использовано в системах помехоустойчивой передачи информации с трехкратным повторением.

Цель изобретени - повышение быстродействи устройства.

Блок-схема декодирующего устройства приведена на чертеже.

Декодирующее устройство содержит блок 1 преобразовани , мажоритарный элемент 2, блок 3 определени достоверности символов, первый и второй

10

символов и в мажоритарный элемент 2. Кроме того, информаци поступает и в декодирующий блок 8, где осуществл етс проверка комбинации на соответствие циклическому коду. В случае , ког да хот бы один из трех повторов комбинации окажетс неискаженным , что свидетельствует об отсутствии ос.татка в схеме делени какого-либо 1-го подблока из блока 8, на соответствующий триггер 9.J выдаетс импульс, перевод щий его в единичное состо ние, обеспечива тем

регистры 4,5 сдвига, блок 6 задержек, 15 самым прохождение информации из это- блок 7 сумматоров по модулю два, декодирующий блок 8, п триггеров 9 (п - разр дность комбинации входного кода), п элементов И 10 и элемент ИЛИ 11. Блок 3 состоит из трех сумматоров 12 по модулю два и элемента ИЛИ 13. На чертеже обозначены вход 14 и выход 15 устройства. Цепи синхронизации и начальной установки не показаны.

Блок 1 преобразовани служит дл записи каждого повтора принимаемой комбинации в свой регистр и последующего одновременного поэлементного вывода всех трех повторов на соответствующие выходы блока 1.

Блок 7 представл ет собой п сумматоров по модулю два, первые входы которых объединены и вл ютс первым входом блока 7, а вторые входы - вторыми входами этого блока.

Декодирующий блок В представл ет собой совокупность однотипных независимых декодеров, построенных на основе регистра сдвига с обратными св з ми по схеме делени на образующий полином входного кода. Этот блок 8 служит дл проверки комбинации на соответствие используемому циклическому коду.

Декодирующее устройство работает следующим образом.

Перед приемом информации триггеры 10.1-10.П и вс остальна пам ть переводитс в нулевое состо ние. Информаци , закодированна циклическим кодом в виде трех повторов п-эле- ментной кодовой комбинации, поступает с входа 14 устройства в блок 1 преобразовани , осуществл ющий выделение из кодовой посылки и запись каждого повтора в свой регистр с последующей их параллельной выдачей в блок 3 обнаружени достоверности

го подблока на выход 15 устройства посредством подготовленного триггером 9.1 соответствующего элемента И 10.1 и элемент ИЛИ 11. С прохожде20 нием последнего импульса выходной комбина1;ии устройство приводитс в исходное состо ние.

Если все повторы комбинации будут искажены, то одноименные разр ды по25 втор емс й комбинации (трех повторов) из блока. 1 преобразовани поступают в мажоритарный элемент 2, который формирует из них символы итоговой комбина1,иИ по принципу больщинства

30 и в блор; 3 обнаружени достоверности СИМВОЛОЕ:, реализующий логическую функцию

,X,V Xj}J,Y Х,Х.

Итогова комбинаци с выхода эле25 мента 2 поступает в п-разр дный первый регистр 4 сдвига и на п-й вход блока 8., из которого в случае отсутстви оиибок выдаетс на выход 15 устройс ва аналогично рассмотрен40 ному. Одновременно с этим блок 3 обнаружени достоверности символов осуществл ет выдачу на запись во второй регистр 5 сдвига информации в виде последовательности нулей и

45 единиц (комбинации несовпадений), причем единицы наход тс только на трех позици х, где имело место хот бы одно несовпадение в одноименных разр дах полученных повторов комбинации . Если в процессе обработки декодирующим блоком 8 итоговой комбинации обнаруживаетс ощибка, то информаци из регистров 4,5 поступает в блок 7 сумматоров. Комбинации

55 несовпадений из регистра 5 поступает на входы блока 7 через блок 6 задержки, осуществл ющий задержку в выдаче информации с S-ro выхода () регистра 5 на соответствуклций

50

самым прохождение информации из это-

го подблока на выход 15 устройства посредством подготовленного триггером 9.1 соответствующего элемента И 10.1 и элемент ИЛИ 11. С прохождением последнего импульса выходной комбина1;ии устройство приводитс в исходное состо ние.

Если все повторы комбинации будут искажены, то одноименные разр ды повтор емс й комбинации (трех повторов) из блока. 1 преобразовани поступают в мажоритарный элемент 2, который формирует из них символы итоговой комбина1,иИ по принципу больщинства

и в блор; 3 обнаружени достоверности СИМВОЛОЕ:, реализующий логическую функцию

,X,V Xj}J,Y Х,Х.

Итогова комбинаци с выхода элемента 2 поступает в п-разр дный первый регистр 4 сдвига и на п-й вход блока 8., из которого в случае отсутстви оиибок выдаетс на выход 15 устройс ва аналогично рассмотренному . Одновременно с этим блок 3 обнаружени достоверности символов осуществл ет выдачу на запись во второй регистр 5 сдвига информации в виде последовательности нулей и

единиц (комбинации несовпадений), причем единицы наход тс только на трех позици х, где имело место хот бы одно несовпадение в одноименных разр дах полученных повторов комбинации . Если в процессе обработки декодирующим блоком 8 итоговой комбинации обнаруживаетс ощибка, то информаци из регистров 4,5 поступает в блок 7 сумматоров. Комбинации

несовпадений из регистра 5 поступает на входы блока 7 через блок 6 задержки, осуществл ющий задержку в выдаче информации с S-ro выхода () регистра 5 на соответствуклций

вход блока 7 сумматоров на S-1 тактов работы устройства. Следовательно , в блоке 7 будут исправлены только те разр ды итоговой комбинации из регистра 4, в которых было несовпадение в одноименных разр дах полученных повторов комбинации.

С выходов блока 7 информаци поступает в декодирующий блок 8, и в случае отсутстви остатка в одном из подблоков исправленна комбинаци выдаетс на выход 15 устройства описанным выше способом. При обнаружении ошибки во всех подблоках блока 8 по истечении максимального времени декодировани устройство приводитс в исходное состо ние.

Таким образом в декодирующем устройстве осуществл етс исправло-- ине однократньгх ошибок только в не- достоверньгх символах итоговой комбинации , исключа при этом получение двоичных комбинаций остатков в процессе делени многочленов кодовых комбинаций, пораженных одиночныьш ошибками, на образуюпрчй полином и их полный перебор, благодар чему и повьш аетс бы стродействие устройства

Claims

Формула изобретени

1 .Декодируюп1ее устройство, содержащее блок преобразовани , первый, второй и третий выходы которого подключены к одноименным входам мажори- .тарного элемента и блока определени достоверности символов, выходы которых соединены с входами соответст- ственно первого и второго регистров сдвига, декодирующий блок, первый и второй выходы первой группы которого соединены соответственно с первым входом первого элемента И и входом первого триггера, выход которого подключен к второму входу первого элемента И, элемент ИЛИ, второй - четвертый триггеры, выходы которых подключены к первым входам одноименных олементов И, вход блока преобразовани вл етс входом декодирую

5

0

щегр устройства, отличающеес тем, что, с целью повышени быстродействи устройства, в него введены блок задержек, блок сумматоров по модулю два, п тый - п-й элементы И fn - разр дность комбинации входного кода) и п тый - п-й триггеры , -выходы которых соединены с первыми входами одноименных элементов И, выход первого регистра сдвига подключен к первому входу блока сумматоров по модулю два, первый выход которого объединен с входом устройства и подключен к первому входу декодирующего блока, выходы второго регистра сдвига через блок задержек соединены с соответствующими вторыми входами блока сумматоров по модулю два, второй - (п-1)-й выходы которого соединены с одноименными входами декодирующего блока, п-й выход блока сумматоров по модулю два объединен с Выходом мажоритарного элемента и подключен к п-му входу декодирующего блока, первый и второй выходы второй - п-й групп которого ключены соответственно к второму входу одноименного элемента И и входу одноименного триггера, выходы первс го - п-го элементов И соединены с соответствующими входами элемента , выход которого вл етс выходом устройства.
2. Устройство по п., о т л и - чающеес тем, что блок определени достоверности символов выполнен на элементе HJUi и сумматорах по модулю два, выходы которых соединены с входами элемента ИЛИ, первые входы первого и второго сумматоров по модулю два объединены и вл ютс первым входом блока, первый g вход третьего и второй вход первого сумматоров по модулю два объединены и вл ютс вторым входом блока, вторые входы второго и третьего сумматоров по модулю два объединены и вл ютс третьим входом блока, выход элемента ИЛИ вл етс выходом блока.

0

5

0

0