RU1785084C - Устройство кодировани блоков информации - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и передачи данных и предназначено дл  помехоустойчивого кодировани  цифровой информации, например , дл  защиты от ошибок устройств со страничной организацией данных. Целью изобретени   вл етс  увеличение помехоустойчивости устройства. Это достигаетс  за счет реализации в устройстве процесса обработки кодируемой информации в соответствии с алгоритмом кода Рида-Соломона над полем CF(2m) с кодовым рассто нием , предназначенным дл  исправлени  ошибок в одном или двух символах и обнаружени  ошибок в одном, двух или трех символах . Дл  этого в устройство кодировани  блоков информации введены четвертый и п тый вычислители, с первого по п тое запоминающие устройства с произвольной выборкой, с первого по m-й сумматоры, а в блок управлени  введены первый и второй элементы ИЛИ. 1 п. ф-лы, 2 ил ел

Description

Предлагаемое изобретение относитс  к области вычислительной техники и передачи данных и предназначено дл  помехоустойчивого кодировани  цифровой информации, например дл  защиты от ошибок устройств со-страничной организацией данных. Использование его целесообразно в случае кодировани  с помощью п ти проверочных символов, обеспечивающих максимальную возможность исправлени  и обнаружени  ошибок при декодировании.

Целью изобретени   вл етс  увеличение помехоустойчивости устройства.

На фиг,1 представлена блок-схема устройства кодировани  на фиг 2 - временна  диаграмма работы предлагаемого устройства .

Устройство кодировани  (фиг 1) содержит с первого пр п тый вычислители 1 2, 3 4 и 5, коммутатор 6, входную информационную шину 7, адресные входы 8, блок 9 управлени , содержащий счетчик 10, с первого по п тый элементы И 13,12,15,11 и 14, первый и второй элементы ИЛИ 17 и 16, элемент 18 задержки, триггер 19, элемент И-НЕ 20, вход 21 синхронизации вход 22 сигнала посылки , а также параллельно подключенные с первого по п тое ЗУПВ 23.1-23 5, с первого по m-й сумматоры 24.1-24 гл и выходную информационную шину 25

Устройство работает следующим образом

От источника кодируемой информации на входную информационную шину 7 устройства поступают параллельно поразр дXI

00

ел о

00

N

но символы блока информации (фиг.2а), на вход 21 синхронизации блока 9 управлени  устройства подаютс  тактовые импульсы (фиг.2а), сигнал на входе 22 сигнала посылки блока 9 управлени  (фиг.2б), сопровождает поступление всех символов кодируемого блока информации. От получател  закодированной информации на адресные входы 8 устрЪйства предварительно подаетс  код, соответствующий разрешению на передачу информации через первые входы коммутатора 6 на информационную выходную шину 25 устройства.

Кодирование каждого блока информации начинаетс  с установки устройства в исходное состо ние. Сигнал посылки блока 9 управлени  совместно с сигналом с инверсного выхода триггера 19 блока 9 управлени  поступает на вход элемента I/I-HE 20, на выходе которого вырабатываетс  сигнал установки в ноль блока 9 управлени , устанавливающий в нулевое состо ние триггеры первого вычислител  1, регистры со второго по п тый вычислителей 2, 3, 4 и 5. После этого по заднему фронту первого сигнала с первого выхода счетчика 10 триггер 19 блока 9 управлени  устанавливаетс  в единичное состо ние и закрывает элемент И-НЕ 20. Далее в устройстве осуществл етс  формирование контрольных символов Sj ) из поступающих информационных символов X0,XiXk-1.

Период кодировани  каждого символа Xi составл ет восемь тактовых импульсов (ТИ). В блоке 9 управлени  в течение этого периода на выходе элемента 18 задержки вырабатываетс  один сигнал управлени  (фиг.2ж), на выходе третьего элемента И 15 два сигнала синхронизации второго вычислител  СИ2 (фиг.2в), на выходе второго элемента ИЛИ 16 три сигнала синхронизации третьего вычислител  СИЗ (фиг.2г), на выходе четвертого элемента И 11 четыре сигнала синхронизации четвертого вычислител  СИ4 (фиг.2д), на выходе первого элемента ИЛИ 17 п ть сигналов синхронизации п того вычислител  СИ5 (фиг.2). Сигналы ТИ с входа 21 синхронизации блока 9 управлени  поступают на счетный вход счетчика 10 и на входы четвертого и первого элементов И 11м 13. Элемент 18 задержки должен обеспечивать окончание сигнала управлени  после окончани  последнего в каждом периоде сигнала синхронизации СИ5.

Первый сигнал синхронизации блока 9 управлени  СИ2 формируетс  на выходе третьего элемента И 15 при совпадении на его входах сигнала со второго выхода счетчика 10 и с выхода четвертого элемента И 11. Третий сигнал синхронизации блока 9

управлени  СИЗ формируетс  на выходе второго элемента ИЛИ 16 при наличии на его входах сигнала с выхода третьего элемента И 15 или сигнала с выхода п того

элемента И 14, входы которого соединены с первым выходом счетчика 10 и с выходом четвертого элемента И 11 Второй сигнал синхронизации блока 9 управлени  СИ4 формируетс  на выходе четвертого элемен0 та И 11 при совпадении на его входах сигнала с третьего выхода счетчика 10 и сигнала ТИ. Четвертый сигнал синхронизации блока 9 управлени  СИ5 формируетс  на выходе первого элемента ИЛИ 17 при наличии на

5 его входах сигнала с выхода четвертого элемента И 11 или сигнала с выхода первого элемента И 13, два входа которого соединены с первым и вторым выходами счетчика 10, инверсный вход соединен с третьим вы0 ходом счетчика 10, а на четвертый вход поступает сигнал ТИ. Сигнал управлени  блока 9 управлени  формируетс  на выходе 18 задержки, вход которого соединен с выходом второго элемента И 12, три входа

5 которого соединены с трем  выходами счетчика 10, на счетный вход которого поступает сигнал ТИ, а на вход установки нул -сигнал посылки.

Формирование контрольного символа

0 So осуществл етс  накапливанием в триггерах первого вычислител  1 поразр дной суммы по модулю два поступающих на их счетные входы символов кодируемого блока информации. Синхронизаци  работы триг5 геров первого вычислител  осуществл етс 

по переднему фронту сигнала управлени .

Формирование контрольных символов

Si, Sa, Зз и ЗА осуществл етс  в со второго

по п том вычислител х 2, 3, 4 и 5. Символы

0 кодируемой информации поступают на первые входы первых блоков сумматоров. На входы синхронизации регистров в со второго по п том вычислител х поступают соответственно сигналы СИ2, СИЗ, СИ4 и СИ5,

5 на входы управлени  поступает сигнал управлени , низкий уровень которого задает режим циклического сдвига, а высокий уровень - режим занесени  через соответствующие входы регистров.

0 После сн ти  сигналов последнего в блоке кодируемого информационного символа с входной информационной шины 7 в с первого по п том вычислител х 1, 2, 3. 4 и 5 содержатс  контрольные символы So, Si, 82.

5 5з и $4 кодируемого информационного блока , готовые дл  поочередного вычислени  проверочных символов U0. Ui, U2, Us и U4.

Одновременно в блоке 9 управлени  по заднему фронту сигнала посылки устанавливаютс  в нулевое состо ние триггер 19 и

счетчик 10, в результате чего формирование сигнала управлени  и сигналов СИ2, СИЗ, СИ4, СИ5 прекращаетс  до начала кодировани  следующего блока информации.

Каждый из п ти циклов вычислени  проверочных символов Uo, Ui, U2. Us и U4 начинаетс  с установки на адресных входах 8 устройства трехразр дного адреса смещени  массивов в с первого по п том ЗУПВ 23.1, 23.2, 23.3, 23.4, 23.5, а на младшие m разр дов адреса подаютс , соответственно, сигналы с информационных выходов вычислителей . По вычисленным таким образом (т+3)-разр дным адресам параллельно считываютс  п ть результатов произведений S в поле GF(2m) символов So, Si, 82, Зз и $4 на

коэффициенты сР которые параллельно и поразр дно поступают на п тивходовые сумматоры 24.1-24.т, осуществл ющих суммирование по модулю два. В результате на их входах формируетс  очередной контрольный символ Ui. наступающий в выходную информационную шину 25 через коммутатор 6 по его второму информационному входу, включаемому одноразр дным сигналом с адресного входа 8 устройства.

Итак, по сравнению с прототипом, где реализован удлиненный код Рида-Соломона с и трем  проверочными символами, в предлагаемом устройстве обеспечиваетс  кодирование блоков информации любой длины, не превышающей (2т-6) корректирующим кодом Рида-Соломона (2m-1, 2m-6) над полем GF(2m) с п тью проверочными символами и кодовым рассто нием 6.

Таким образом, кодовое рассто ние увеличено в два раза. Это дает возможность при декодировании исправл ть все сочетани  ошибок в одном или двух символах и обнаруживать все сочетани  ошибок в одном , двух или трех символах.

Формула изобретени 

Устройство кодировани  блоков информации , содержащее первый, второй и третий вычислители контрольных разр дов , информационные входы которых объединены с пер-выми информационными входами коммутатора и  вл ютс  информационными входами устройства, адресные входы и выходы коммутатора  вл ютс  соответственно адресными входами и выходами устройства, блок управлени , содержащий элемент задержки, первый-п - тый элементы И, счетчик импульсов, счетный вход которого  вл етс  входом синхронизации блока управлени , вход сброса счетчика импульсов объединен с входами сброса и информационным входом триггера , первым входом элемента И-НЕ и  вл етс  входом сигнала посылки блока управлени , инверсный выход триггера подключен к второму входу элемента И-НЕ, выход которого  вл етс  выходом установки в О бло- ка управлени , первый выход счетчика импульсов подключен к первему входу первого элемента И, второй вход счетчика импульсов подключен к первым входам второго и третьего элементов И, выход

0 третьего элемента И  вл етс  первым выходом синхронизации блока управлени , третий выход счетчика импульсов подключен к инверсному входу первого элемента И и второму входу второго элемента И, входьй&ж5 хронизации и сигнала посылки блока управлени   вл ютс  одноименными входами устройства, первый выход синхронизации блока управлени  подключен к входу синхронизации второго вычислител  конт0 рольных разр дов, выход установки в О блока управлени  подключен к входам установки в О первого-третьего вычисли елей

- контрольных разр дов, о т л и ч а ю ш,е е - с   тем, что, с целью повышени  помехо5 устойчивости устройства, в него введены четвертый и п тый вычислители контрольных признаков, первый-п тый блоки пам ти с произвольной выборкой, первый m-й сумматоры (где m - количество символов в бло0 ке информации), входы установки в О и информационные входы четвертого и п то- Чо вычислителей контрольных разр дов подключены соответственно к выходу установки в О блока управлени  и информаци5 онным входом устройства, выходы первого-п того вычислителей контрольных разр дов подключены соответственно к информационным входам первого-п того блоков пам ти с произвольной выборкой,

0 адресные входы которых подключены к ад- входам устройства, i-й выход (где ) j-ro блока пам ти с произвольной выборкой (где ,5) подключен к j-му входу i-ro сумматора, выходы первого гл-го суммато5 ров подключены к вторым информационным входам коммутатора, в блок управлени  введены первый и второй элементы ИЛИ, первый вход четвертого элемента И объединен с вторым входом

0 первого элемента И и подключен к входу синхронизации блока управлени , второй вход четвертого элемента И подключен к третьему выходу счетчика импульсов третий вход и выход первого элемента И под5 ключены соответственно к второму выходу счетчика импульсов и первому входу первого элемента ИЛИ, выхоа которого  вл етс  вторым выходрм синхронизации блока управлени , выход четвертого элемента И подключен к первому входу п того элемента И

вторым входам третьего элемента И и первого элемента ИЛИ и  вл етс  третьим выходом синхронизации блок а управлени , счетный вход триггера объединен с вторым входом п того элемента И и третьим входом второго элемента И и подключен к первому выходу счетчика импульсов, выход второго элемента И подключен к входу элемента задержки , выход которого  вл §тс управл ющим выходом блока управлени , выход п того элемента И соединен с первым входом второго элемента ИЛ И,.второй вход и

0

выход которого подключены соответственно к выходу третьего элемента ИЛИ и четвертому выходу синхронизации блока управлени , который соединен с входом синхронизации третьего вычислител  контрольных разр дов, входы синхронизации четвертого и п того вычислителей контрольных разр дов подключены соответственно к третьему и второму выходам синхронизации блока управлени , управл ющий выход которого соединен с входами управлени  всех вычислителей контрольных признаков.

Информаци 

АЗрес

w

Информаци