SU1585835A1 - Запоминающее устройство с исправлением ошибок - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при создании устройств пам ти повышенной функциональной надежности. Цель изобретени  - повышение быстродействи . Устройство содержит блок 1 пам ти, коммутаторы 3 и 6, регистр 5 числа, блок 9 инверторов, блок 12 кодировани , блок 14 обнаружени  ошибок, дешифратор 21, блок 23 коррекции, регистр 24 сдвига, элементы И 29 - 31, элементы ИЛИ 32, 33. В устройстве обеспечиваетс  исправление многократных ошибок в любом кодовом слове, количество которых более, чем в два раза превышает корректирующую способность примен емого кода. 2 ил.

Description

(21)4196251/24-24 (22) 17.02.87 (46)15.08.90. Бюл. №30

(71)Минский радиотехнический институт

(72)П.П.Урбанович (53)681.327(088.8)

(56)Авторское свидетельство СССР ISfe 964734. кл. G 11 С 29/00. 1981.

Авторское свидетельство СССР Мг 1133624. кл. G 11 С 29/00, 1983. (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С ИСПРАВЛЕНИЕМ ОШИБОК

(57)Изобретение относитс  к вычислительной технике и может быть использовано при

создании устройств пам ти повышенной функциональной надежности. Цель изобретени  - повышение быстродействи . Устройство содержит блок 1 пам ти, коммутаторы 3 и 6, регистр 5 числа, блок 9 инверторов, блок 12 кодировани , блок 14 обнаружени  ошибок, дешифратор 21. блок 23 коррекции, регистр 24 сдвига, элементы И 29-31, элементы ИЛИ 32.33. В устройстве обеспечиваетс  исправление многократных ошибок в любом кодовом слове, количество которых более, чем в два раза превышает корректирующую способность примен е- мого кода. 2 ил.

СЛ

00 СЛ 00 СА СЛ

Изобретение относитс  к вычислительной технике и может быть использовано при создании высоконадежных запоминающих устройств (ЗУ) и систем.

Цель изобретени  - повышение быстродействи .

На фиг.1 приведена структурна  схема предложенного устройства; на фиг.2 - блок обнаружени  ошибок (пример реализации).

Запоминающее устройство с исправлением ошибок (фиг.1) содержит блок 1 пам ти , информационные входы 2 которого соединены с выходами первого коммутатора 3, выходы 4 блока 1, соединенные с информационными входами регистра 5 числа, информационными входами первой группы второго коммутатора б, информационные входы второй 7 и третьей В групп подключены к соответствующим выходам регистра 5, соответствующие выходы которого св заны также с входами блока 9 инвертировани , выходами подключенного к информационным входам 10 третьей группы коммутатора 3, информационные входы первой группы которого подключены к информационным входам 11 устройства, соединенным также с входами блока кодирован и  12, выходы 13 блока 12 кодировани , соединенные с информационными входами коммутатора 3. Устройство содержит также блок 14 обнаружени  ошибок с входами 15 и 16 и выходами 17-19, уп равл ющий вход 20 коммутатора 3, дешифратор 21, с выходами 22, соединенными с входами блока 23 коррекции. Устройство содержит также регистр 24 сдвига с первым 25, вторым 26, третьим 27 и четвертым 28 выходами, элементы И 29-31 с первого по третий, второй 32 и первый 33 элементы ИЛИ. Выход 34 элемента ИЛИ 33 соединен с входом обращени  блока 1 пам ти . Кроме того, устройство содержит информационные выходы 35, адресный вход 36, вход 37 записи-чтени , вход 38 обращени , тактовый вход 39, выход 40 Окончание цикла.

Пример реализации блока 14 обнаружени  ошибок при использовании модифицированного кода Хемминга дл  коррекции одной ошибки в кодовом слове показан на фиг.2. Блок 14 содержит сумматоры 41-43 по модулю два, элемент ИЛИ 44 и эле- MeHTj/1 45.

На выходах 17 блока 14 формируетс  синдром ошибки, все разр ды которого равны нулю лишь при отсутствии ошибок в считанном из блока 1 пам ти кодовом слове. Единичные сигналы на выходах 19 и 18 этого блока вырабатываютс  в случа х наличи  ошибки любой кратности и по влени 

ошибки кратности два (в общем случае любой ).

Принцип работы предлагаемого запоминающего устройства основан на опреде- лении кратности ошибки в считанном из блока пам ти кодовом (пр мом) слове. Если число ошибок не превышает корректирующую способность кода, то ошибка исправл етс  и инверсное кодовое слово в ту же

0  чейку блока пам ти не записываетс . Запись инверсного слова осуществл етс  лишь в случае обнаружени  ошибки, кратность которой превышает корректирующую способность кода. Таким образом, в любом

5 кодовом слове можно исправить более, чем в 2 раза большее число ошибок, чем корректирующа  способность кода.

Запоминающее устройство работает следующим образом.

0 Режим записи.

На входе 37 - логическа  единица. На входах 36 - адрес опрашиваемой  чейки блока 1, на входе 38 - также сигнал логической единицы. Подлежащие записи в блок 1

5 пам ти информационные символы поступают на входы 11 устройства, в соответствии с чем блок 12 кодировани  вырабатывает проверочные символы корректирующего кода, которые совместно с информационными

0 символами записываютс  в блок пам ти. На этом режим записи окончен. Режим считывани .

Опрашиваема   чейка блока 1 выбираетс  как и в режиме записи. На входе 37 6 О. При поступлении первого тактового импульса на входе 39 -1 устанавливаетс  в первом выходном разр де 25 регистра сдвига 24, котора  с каждым новым тактовым импульсом передвигаетс  к последующему

0 соответствующему разр ду регистра. Между первым и вторым тактовыми импульсами происходит считывание кодового слова из блока пам ти, запись его в регистр 5 по заднему фронту сигнала на выходе 25 реги5 стра 24. Кроме того, кодовое слово через -коммутатор 6 попадает в блок 14 обнаружени  ошибок. Если в считанном блоке ошибок нет, о чем свидетельствуют нулевые сигналы на выходах 18 и 19 блока 14, то по

0 приходу второго тактового импульса на выходе 40 элемента ИЛИ 32 вырабатываетс  сигнал окончани  цикла и обнулени  регистров 5 и 24. При этом на выходах 17 блока 14 - нулевые сигналы. Информационные

5 символы проход т на выходы 35 устройства через блок 23 коррекции, состо щий из сумматоров по модулю два (на фиг.1 не показаны ) без изменений. Если в считанном слове обнаружена одна ошибка (корректируема ), на выходах 19 - 1, 18 - О, то она коррекТируетс  единичным сигналом на соответствующем выходе дешифратора 21. По приходу второго такта режим заканчиваетс .

Если же в считанном слове обнаружены две ошибки (некорректируема  ошибка), то по пр 1ходу второго тактового импульса единичный сигнал вырабатываетс  на выходе 34 элемента ИЛИ 33, разрешающий запись в блок 1 пам ти инверсного кодового слова с выходов блока 9, которое проходит на входы блока 1 через коммутатор 3, на управл ющем входе которого О. По приходу третьего тактового сигнала производитс  считывание инверсного кодового слова из блока пам ти и его контроль с целью обнаружени  и исправлени  ошибок. Ошибки исправл ютс  описанным способом. По приходу четвертого тактового импульса цикл заканчиваетс  и регистры 5 и 24 обнул ютс . В соответствии с сигналом на выходе 40 элемента ИЛИ 32, св занным с центральным устройством управлени  (не показано), происходит съем информации, установленной на выходах 35 устройства.

Таким образом, предложенное устройство способно исправить tn 2t + 1 ошибок, где t- корректирующа  способность примен емого кода.

Claims (1)

1. Формула изобретени 

   Запоминающее устройство с исправлением ошибок/содержащее блок кодировани ,, блок обнаружени  ошибок, блок коррекции, первый и второй коммутаторы, регистр числа, дешифратор и блок пам ти, информационные входы которого соединены с выходами первого коммутатора, информационные входы первой группы которого соединены поразр дно с входами блока кодировани  и  вл ютс  информационными входами устройства, выходы блока кодировани  соединены с информационными входами второй группы первого коммутатора , выходы блока пам ти подключены к информационным входам регистра числа и к информационным входам первой группы второго коммутатора, выходы регистра числа подключены к информационным входам второй группы второго коммутатора, выходы первой и второй групп которого подключены к соответствующим входам блока

   обнаружени  ошибок, первый выход кото- рого соединен с входом дешифратора, вы- ходы которого соединены с входами первой группы блока коррекции, входы второй

   группы которого соединены с выходами первой группы второго коммутатора, выходы блока коррекции  вл ютс  информационными выходами устройства, управл ющий вход первого коммутатора  вл етс  входом записи-чтени  устройства, адресные входы блока пам ти  вл ютс  одноименными входами устройства, отл ича- ю щ е е с   тем, что, с целью повышени  быстродействи  устройства, в него введены

   регистр сдвига, блок инвертировани , первый , второй и третий элементы И, первый и второй элементы ИЛИ, причем информационный и тактовый входы регистра сдвига  вл ютс  соответственно входом обращени  и тактовым входом устройства, входы установки в О регистра сдвига и регистра числа подключены к выходу второго элемента ИЛИ, первый выход регистра сдвига соединен с входом разрешени  приема

   регистра числа, второй выход регистра сдвига соединен с первыми входами элементов И с первого по третий, вторые входы первого и второго элементов И соединены с вторым выходом блока обнаружени  ошибок , третий выход которого соединен с третьим входом первого элемента И, второй вход третьего элемента И и первый вход первого элемента ИЛИ соединены с входом записи-чтени  устройства, второй вход первого элемента ИЛИ подключен к выходу перво го элемента И, третий выход регистра сдвига подключен к управл ющему входу второго коммутатора, выходы второго и третьего элементов И подключены соответственно к первому и второму входам второго элемента ИЛИ, третий вход которого соединен с четвертым выходом регистра сдвига, выход первого элемента ИЛИ подключен к входу записи-чтени  блока пам ти,

   входы и выходы блока инвертировани  соединены соответственно с выходами регистра числа и информационными входами третьей группы первого коммутатора, выход второго элемента ИЛИ  вл етс  выходом

   Окончание цикла устройства.

   Фиа2