SU1164709A1 - Устройство дл коррекции микрокоманд - Google Patents

Abstract

УСТРОЙСТВО ДОЯ КОРРЕКЦИИ ШКРОКОМАНД, содержащее блок пам THj выходной регастр, блок фррьмровани  кода Хэмьшнга, схему сравнени , регистр , дешифратор , сумматор по модулю два, триггер блокировки, регистр микрокоманд , первый элемент И, причем выход блока пам ти соединен с инфор .мациоыным входом выходного регистра , выход информационных разр дов которогосоединен с входом блока формировани  кода Хэмминга и первым информационным входом сумматора по модулю- два, первый выход блока форьмровани  кода Хэмминга соединен с первым входом схемы сравнени , выход контрольных разр дов выходного регистра соединен с вторым входом схемы сравнени , выход которой соединен с входом триггера блокировки и регистра синдромов, выход которого соединен с вxoдa м дешифратора, первый выходкоторого соединен с вторым входом сумматора по модулю два, выход сумматора по модулю два св зан с информационным входом блока пам ти, пр мой выход триггера Г , I . ----ЛЛ. блокировки соединен с вторым входом выходного регистра, вход синхронизации устройства соединен с тактовым входом выходного регистра, тактовым входом регистра синдромов, входами синхронизации триггера блокировки , регистра микрокоманд и первым входом первого элемента И, инверсный выход триггера блокировки св зан с вторым входом первого элемента И, выход которого соединен с входом записи блока пам ти, выход контрольных разр дов выходного регастра соединен с третьим информационным входом сумматора по модулю два, выход регистра микрокоманд соединен с выходом микро (Л команд устройства, отличающеес  тем, что, с целью повышени  быстродействи , в устройство введены регистр адреса, два коммутатора , буферный регистр адреса, элемент ИЛИ, второй элемент И, триггер адреса слова, регистр ошибок, причем выход регистра адреса св зан 05 4 с адресным входом блока пам ти н информационным входом буферного регистра адреса, выход которого соединен с О первым информационным входом первосо го коммутатора, выход которого соединен с информационным входом регистра адреса, пр мой выход триггера блокировки соединен с управл ющим входом первого коммутатора, первым входом второго элемента И, входом разрешени  записи буферного регистра адреса, первым установочным входом триггера адреса слова и  вл етс  выходом блокировки устройства, адресный вход устройства соединен с вторым информа-ционным входом первого коммутатора

Description

и с вторым установочным входом триггера адреса слова, выход которого св зан с управл ющим входом второго коммутатора, выход которого соединен с информационным входом регистра микрокоманд , выход сумматора по модулю два соединен с первым информационным входом второго коммутатора, выход второго элемента И соединен с первым информационным входом регистра ошибок , выход которого  вл етс  выходом ошибок устройства, выход элемента ИЛИ соединен с вторым входом второ11 9. . го элемента И, выход регистра синдромов соединен с входом .элемента ИЛИ, второй выход дешифратора соединен с вторым информационным входом регистра ошибок, вход синхронизации устройства соединен с тактовыми входами регистра ошибок, регистра адреса буферного регистра адреса и триггера адреса слова, второй выход блока формировани  кода Хэмминга с единен с вторым информационным входом второго коммутатора .

1

Изобретение относитс  к вычислительной технике и может быть использовано при построении устройств микропрограммного управлени .

Цель изобретени  - повышение быстродействи ,

Изобретение корректирует случайные ошибки, возникающие в управл ющей пам ти процессора в процессе цикла коррекции. При этом введение режима коррекции не требует удлинени  цикла процессора (в сравнении с прототипом), что в конечном счете ведет к повышению быстродействи  процессора.

На (}иг. I изображена схема устройства дл  выборки микрокоманд; на фиг. 2 - временна  диаграмма работы устройства.

Устройство дл  выборки к«крокома ды (фиг. 1) содержит блок пам ти 1, выходной регистр 2, блок 3 формировани  кода Хэмминга, сумматор по модулю два 4, схему сравнени  5, регистр 6 синдромов, дешифратор 7, элемент ИЛИ 8, триггер 9 блокировки , первый элемент И 10, регистр ошибок 11, регистр 12 адреса, буферный регистр 13 адреса, первый коммутатор 14, регистр 15 г крокоманд , второй коммутатор 16, триггер 17 адреса слова, второй элемент И 18, адрес1л 1й вход устройства 19, выход блокировки устройства 20, выход микрокоманд устройства 21, выход ошибок устройства 22, вход

синхронизации устройст за 23. Выход блока пам ти 1 соединен с информационным входом выходного регистра

2. Выход информационных разр дов выходного регистра 2 соединен с входом блока 3 формировани  кода Хэмминга и первым информационным входом сумматора по модулю два 4. Выход сумматора по модулю два 4 соединен с информационным входом блока пам ти 1. Первый выход блока 3 формировани  кода Хэммингс соединен с первым входом схемы ср 1внени  5.

Выход контрольных разр дов выходного регистра 2 соединен с вторым входом схемы сравнени  5. Выход схемы сравнени  5 соединен с входом регистра 6 синдромов, выход которого соединен с входами дешифратора 7 и элемента ИЛИ 8. Первый выход дешифратора 7 соединен с вторым входом сумматора по модулю два 4. Выход схемы сравнени  5 соединен с входом триггера 9 блокировки. Пр мой выход триггера 9 блокировки соединен с первым входом второго элемента И 18. Второй информационный вход регистра 1I ошибок соединен с вторым выходом дешифратора

7. Выход регистра 12 адреса соединен с .адресным входом блока пам ти 1 и информационным входом буферного регистра 13 адреса. Выход буферного регистра 13 адреса соединен с первым информационным входом первого коммутатора 14, Выход первого коммутатора 14 соединен с информационным входам регистра 12 адреса. Информационный вход регистра 15 микрокоманд соединен с выходом второго коммутатора )6. Управл ющий вход второго коммутатора 16 соединен с выходом триггера 17 адреса слова. Выход первого элемента И 10 соединен с входом записи блока пам ти I, Первый информационный вход второго коммутатора 16 соединен с выходом сумматора по модулю два 4, Инверсный выход триггера 9 блокировки соединен с вторым входом первого элемента И 10. Второй вход второгоэлемента И 18 соединен с выходом эл мента ИЛИ 8. Выход второго элемента И 18 соединен с первым информационны входом регистра 11 ошибок. Адресный вход устройства 18 соединен с вторы информационным входом nepBiaro коммутатора 14 и первым установочным вхо дом триггера 17 адреса слова. Пр мо выход триггера 9 блокировки соедине с первым установочным входом триггер 17 адреса слова, .входом разрешени  . писи буферного регистра 13 адреса, вторым входом выходного,регистра 2, а также с управл ющим входом первог коммутатора 14 и выходом блокировки устройства 20. Выход регистра 15 ми рокоманд соединен с выходом микрокоманд устройства 21. Выход регистр . 11 ошибок соединен с выходом ошибок устройства 22. Вход синхронизации устройства 23 соедин етс  с первым входом первого элемента И 10, тактовыьда вxoдa Ф ре гистра 6 синдромов, регистра 12 адреса , входами синхронизации регист . ра 15 микрокоманд и триггера 9 блокировки , а также с тактовыми входами выходного регистр.а 2, буферного регистра 13 адреса, триггера 17 адреса слова и регистра 11 ошибок. Второй выход блока 3 формировани  кода Хэмминга соединен с вторым информационным входом второго коммутатора 16. Выход контрольных разр дов выходного регистра 2 соединен с третьим информационным входом сумматора по модулю два 4. Микропрограммы хран тс  в блоке пам ти 1 и считываютс  в выходн.ой регистр 2. БЛОК 3 формировани  кода Хэмкиига формирует дп  прин того в выходной регастр 2 двойного слова код Хэмминга, который сравниваетс  схемой сравнени  5 с -кодом Хэммннга, считанным из блока пам ти . 1. Результаты , сравнени  (синдромы) занос тс  в регистр 6 синдромов. Кроме того , блок 3 формировани  кода Хэмминга формирует разр ды паритета дл  считанного из блока пам ти I двойного слова дл  передачи в центральный процессор. Если синдромы ненулевые, на выходе дешифратора 7 по витс  номер сбойного бита и байта. В соответствии с этим на сумматоре по модулю два 4 инвертируетс  нужный бит считанного из блока пам ти I двойного слова. . Адрес считываемого из блока пам ти I двойного слова, содержащего микрокоманду, находитс  в регистре 12 адреса. Этот же адрес находитс  в буферном регистре 13 адреса. Первый коммутатор 14 определ ет прием адреса в регистр 12 адреса /адрес может заноситьс  как с адресного входа устройства 19, так и из буферного регистра 13 адреса). Микрокоманда заноситс  в регистр 15 микрокоманд. Длина микрокомаиды равна четырем байтам, поэтому выделение нужного слова из считанного двойного слова дл  занесени  в регистр 15 икpoкoмaнд осуществл етс  посредством второго коммутатора 16. Управл ет вторым коммутатором 16 триггер 17 адреса слова, который устанавливаетс  в зависимости от состо ни  младшего разр да адреса , поступающего с адресного входа устройства 19. Ненулевые синдромы вызывают установку в О триггера 9 блокировки . Нулевое состо ние этого триггера блокирует прием в выходной регистр 2 и буферный регистр 13 адреса . Блокируетс  также изменение триггера 17 адреса слова. Выход триггера 9 блокировки через выход блокировки устройства 19 поступает в процессор, где блокирует действие микрокоманды, наход щейс  в егистре 15 микрокоманд. Триггер блокировки разрешает пеоедачу через первый элемент И 10 строба, записи в блок пам ти I. С помощью элемента ИЛИ 8 и втоого элемента И 18 провер етс  пра- 5 . вильность установки триггера 9 блокировки. Любой ненулевой синдром с выхода регистра 6 синдромов череэ элемент ИЛИ 8 поступает на вход второго элемента И 18. Если триггер 9 блокировки при этом на ходитс  в 1, то на выходе второго элемента И 18 по витс  сигнал ошибки, который заноситс  в регист П ошибок. Туда же заноситс  призн двойной ошибки из дешифратора 7. На временной диаграмме работы устройства дл  выборки fliкpoкoмaнд прин ты следующие условные обозначени  а - установка регистра 12 адреса; б - установка буферного регистра 13 адреса; в - прием микрокоманды в регистр 15 микрокоманд г - изменение состо ни  триггера 9 блокировки; д - запись в блок па м ти 1 скорректированной микрокоманды , е - прием данных из блока пам ти 1 в выходной регистр 2. Устройство дл  выборки кикроко .манд работает следующим образом. Микрокоманда заноситс  в регист 15 микрокоманды до окончани  текущего цикла процессс1ра. Она дешифри етс  и по состо нию ее адресной части по адресному, входу устройств 18 через первый коммутатор 14 в регистр 12 адреса заноситс  адрес следующей микрокоманды. Этот адрес поступает в блок пам ти, где начинаетс  выборка следующей микрокома ды. Одновременно анализируетс  счи танное двойное слово, содержащее данную |«1крокоманду, на наличие в . нем ошибок. В случае единичной оши ки устанавливаетс  в О триггер 9 блокировки (в исходном состо нии он в 1). Он блокирует прием двойного слова из блока пам ти I в выходной регистр 2, а также блокирует изменение триггера 17 адреса слова. Тем самым в следующем цигспе (цикле коррекции) в регистр 15 микрокоманд заноситс  скорректированна  микрокоманда. В цикле коррекции по нулевому состо нию триггера 9 блокировки блокируетс  изменение буферного регистра 13 адреса. В этом случае он хранит адрес сбойного двойного слова. Этот адрес передаетс : в регистр 12 адреса через первый коммутатор 14. Тем самым вместо адреса очередной макрокоманды, сформированного в результате дешифрации сбойной микрокоманды , в регистр 12 адреса заноситс  адрес, по которому осуществл етс  запись скорректированного двойного слова. В следующем цикле производитс  выборка очередной микрокоманды и выполнение скорректированной микрокоманды . В пам ти сбойна  микрокоманда оказываетс  скорректированной , поэтому при последующей выборке этой микрокоманды необходимость в цикле коррекции отп.здает. Таким образом, устройство позвол ет начинать выполнение микрокоманды , не дожида сь результатов анализа считанного из пам ти двойного слова, содержащего эту микрокоманду . Врем  анализа составл ет окало 30% длительности цикла процессора . Тем самым повьш1аетс  быстродействие устройства.

Claims (1)

1. УСТРОЙСТВО ДЛЯ КОРРЕКЦИИ МИКРОКОМАНД, содержащее блок памяти, выходной регистр, блок формирования кода Хэмминга, схему сравнения, регистр синдромов, дешифратор, сумматор по модулю два, триггер блокировки, регистр микрокоманд, первый элемент И, причем выход блока памяти соединен с информационным входом выходного регистра, выход информационных разрядов которого соединен с входом блока формирования кода Хэмминга и первым информационным входом сумматора по модулю- два, первый выход блока формирования кода Хэмминга соединен с первым входом схемы сравнения, выход контрольных разрядов выходного регистра соединен с вторым входом схемы сравнения, выход которой соединен с входом триггера блокировки и регистра синдромов, выход которого соединен с входами дешифратора, первый выход которого соединен с вторым входом сумматора по модулю два, выход сумматора по модулю два связан с информационным входом блока памяти, прямой выход триггера блокировки соединен с вторым входом I выходного регистра, вход синхронизации устройства соединен с тактовым входом выходного регистра, тактовым входом регистра синдромов, входами синхронизации триггера блокировки, регистра микрокоманд и первым входом первого элемента И, инверсный выход триггера блокиров ки связан с вторым входом первого элемента И, выход которого соединен с входом записи блока памяти, выход контрольных разрядов выходного регистра соединен с третьим информационным входом сумматора по модулю два, выход регистра микрокоманд соединен с выходом микрокоманд устройства, отличающееся тем, что, с целью повышения быстродействия, в устройство введены регистр адреса, два коммутатора, буферный регистр адреса, элемент ИЛИ, второй элемент И, триггер адреса слова, регистр ошибок, причем выход регистра адреса связан с адресным входом блока памяти и информационным входом буферного регистра адреса, выход которого соединен с первым информационным входом первого коммутатора, выход которого соединен с информационным входом регистра адреса, прямой выход триггера блокировки соединен с управляющим входом первого коммутатора, первым входом второго элемента И, входом разрешения записи буферного регистра адреса, первым установочным входом триггера адреса слова и является выходом блокировки устройства, адресный вход устройства соединен с вторым информа.ционным входом первого коммутатора и с вторым установочным входом триггера адреса слова, выход которого связан с управляющим входом второго коммутатора, выход которого соединен, с информационным входом регистра микрокоманд, выход сумматора по модулю два соединен с первым информационным входом второго коммутатора, выход второго элемента И соединен с первым информационным входом регистра ошибок, выход которого является выходом ошибок устройства, выход элемента ИЛИ соединен с вторым входом второ го элемента И, выход регистра синдромов соединен с входом .элемента ИЛИ, второй выход дешифратора соединен с вторым информационным входом регистра ошибок, вход синхронизации устройства соединен с тактовыми входами регистра ошибок, регистра адреса буферного регистра адреса и триггера адреса слова, второй выход блока формирования кода Хэмминга соединен с вторым информационным входом второго коммутатора .