SU1206783A1 - Устройство дл контрол параллельного двоичного кода на нечетность - Google Patents
Устройство дл контрол параллельного двоичного кода на нечетность Download PDFInfo
- Publication number
- SU1206783A1 SU1206783A1 SU843750992A SU3750992A SU1206783A1 SU 1206783 A1 SU1206783 A1 SU 1206783A1 SU 843750992 A SU843750992 A SU 843750992A SU 3750992 A SU3750992 A SU 3750992A SU 1206783 A1 SU1206783 A1 SU 1206783A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- shift register
- code
- output
- odd
- Prior art date
Links
Landscapes
- Error Detection And Correction (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
1
Изобретение относитс к вычислительной технике и может быть использовано дл обнаружени ошибок при передаче и хранении информации в двоичном коде, а также в устройствах диагностировани и статической обработки информации.
Целью изобретени вл етс расширение функциональных возможностей устройства за счет определени коли чества единиц в двоичном коде.
На фиг.1 приведена функциональна схема устройства; на фиг.2 - функциональна схема регистра сдвига .
Устройство дл контрол параллельного двоичного кода на нечетность (фиг.1) содержит регистр 1 сдвига, дешифратор 2, элемент ИЛИ 3, элемент ИСКЛЮЧАЩЕЁ ИЛИ 4, информационный вход 5 устройства, тактовый вход 6 устройства, установочный вход 7 устройства, выход 8 нечетности устройства, вход 9 задани режима расимости от сигнала режима работы, подаваемого на вход 9 устройства, может.
работать в двух режимах - -сдвига ко- да и сжати информгщии. При единичном
5 значении сигнала на входе 9 устройства регистр 1 работает в режиме сдвига . кода. При этом на вторых входах каждого из элементов И группы 12 устанавливаетс единичное значение сигна10 ла.
При нулевом значении сигнала на входе 9 задани режима работы устройства регистр 1 сдвига работает в режиме сжати информации. Под действи15 ем импульсов, поступающих на тактовый вход 6 устройства, происходит формирование уплотненного кода справа. Например, если в восьмиразр дном регистре был записан код 10100100, то
20 при нулевом сигнале на входе 9 устройства после подачи п ти импульсов сдвига получаем последовательность кодов: 01010010, 00101001, 00010101, 00001011, 00000111. При дальнейшей
боты устройства, выход 10 конца конт- 2S подаче импульсов сдвига состо ние ре- рол устройства, выходы 11 количества гистра не мен етс , единиц устройства.Дешифратор 2 настроен только на
Регистр 1 сдвига (фиг.2) содержит группу 12 элементов И, группу 13 элементов ИЛИ, группу 14 триггеров, группу 15 выходов триггеров, 3 -вход
16первого триггера группы 14, выход
17последнего триггера группы 14, первый вход 18 первого элемента И группы 12.
Регистр 1 сдвига позвол ет формировать уплотненный код (все единицы сгруппированы вместе). При этом упрощаетс конструкци дешифратора.
уплотненные коды от 00..01 до 11 Номер -выхода дешифратора 2, на ко
30 ром по вилс единичный сигнал, со ветствует количеству единиц в дво ном Коде, а единичное (нулевое) з чение сигнала на выходе элемента ИЛИ 3 определ ет признак нечет
- ности (четности) двоичного кода.
С помощью элемента ИСКЛЮЧАЮЩЕЕ 4 определ етс конец контрол уст ства, так как сигнал на выходе эл мента ИСКЛЮЧАЮЩЕЕ ШШ 4 по вл етс
так как он строитс на меньшее кол - до только при наличии на регистре 1
чество кодовых комбинаций.
Устройство работает следукицим образом .
В исходном состо нии регистр 1 сдвига находитс в нулевом состо - ; НИИ. Параллельный код, в котором , необходимо определить количество единиц и признак нечетности (четности), подаетс на информационный вход 5
сдвига уплотненного кода.
Правильной работе устройства б TtyT соответствовать комбинации си налов 1О и 11 на выходах 1О и 8 45 ройства при четном и нечетном ко честве единиц в коде соответстве Комбинации 00 и 01 на выходах и 8 устройства говор т о наличии регистре 1 неуплотненного кода ил
устройства. Регистр 1 сдвига в зави- JQ неисправности устройства.
2067832
симости от сигнала режима работы, подаваемого на вход 9 устройства, может.
работать в двух режимах - -сдвига ко- да и сжати информгщии. При единичном
5 значении сигнала на входе 9 устройства регистр 1 работает в режиме сдвига . кода. При этом на вторых входах каждого из элементов И группы 12 устанавливаетс единичное значение сигна10 ла.
При нулевом значении сигнала на входе 9 задани режима работы устройства регистр 1 сдвига работает в режиме сжати информации. Под действи15 ем импульсов, поступающих на тактовый вход 6 устройства, происходит формирование уплотненного кода справа. Например, если в восьмиразр дном регистре был записан код 10100100, то
20 при нулевом сигнале на входе 9 устройства после подачи п ти импульсов сдвига получаем последовательность кодов: 01010010, 00101001, 00010101, 00001011, 00000111. При дальнейшей
уплотненные коды от 00..01 до 11..11 Номер -выхода дешифратора 2, на котором по вилс единичный сигнал, соответствует количеству единиц в двоичном Коде, а единичное (нулевое) значение сигнала на выходе элемента ИЛИ 3 определ ет признак нечетности (четности) двоичного кода.
С помощью элемента ИСКЛЮЧАЮЩЕЕ ШШ 4 определ етс конец контрол устройства , так как сигнал на выходе элемента ИСКЛЮЧАЮЩЕЕ ШШ 4 по вл етс
сдвига уплотненного кода.
Правильной работе устройства бу- TtyT соответствовать комбинации сигналов 1О и 11 на выходах 1О и 8 уст- 45 ройства при четном и нечетном ко н- честве единиц в коде соответственно Комбинации 00 и 01 на выходах 10 и 8 устройства говор т о наличии иа регистре 1 неуплотненного кода или
IB
Claims (1)
- УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПАРАЛЛЕЛЬНОГО ДВОИЧНОГО КОДА НА НЕЧЕТНОСТЬ, содержащее регистр сдвига, дешифратор и элемент ИЛИ, отличающееся тем, что, с целью расширения функциональных возможностей устройства путем определения количества единиц в двоичном коде, в него введен элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем информационный вход регистра сдвига является информационным входом устройства, выход регистра сдвига соединен с входом дешифратора, выходы которого являются выходами количества единиц устройства и соединены с входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого является выходом конца контроля устройства, выходы дешифратора, со-’ ответствующие кодам с нечетным количеством единиц, соединены с соот—. ветствующими входами элемента ИЛИ, выход которого является выходом нечетности устройства, тактовый вход регистра сдвига является тактовым входом устройства, установочный вход регистра сдвига является установочным входом устройства, вход режима работы регистра сдвига является входом задания режима работы устройства.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843750992A SU1206783A1 (ru) | 1984-06-07 | 1984-06-07 | Устройство дл контрол параллельного двоичного кода на нечетность |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843750992A SU1206783A1 (ru) | 1984-06-07 | 1984-06-07 | Устройство дл контрол параллельного двоичного кода на нечетность |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1206783A1 true SU1206783A1 (ru) | 1986-01-23 |
Family
ID=21122995
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU843750992A SU1206783A1 (ru) | 1984-06-07 | 1984-06-07 | Устройство дл контрол параллельного двоичного кода на нечетность |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1206783A1 (ru) |
-
1984
- 1984-06-07 SU SU843750992A patent/SU1206783A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 428385, кл. G 06 F 11/10, 1974. Авторское свидетельство СССР № 1084800, кл. G 06 F 11/10, 1982. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4498174A (en) | Parallel cyclic redundancy checking circuit | |
SU1206783A1 (ru) | Устройство дл контрол параллельного двоичного кода на нечетность | |
SU1103239A1 (ru) | Устройство дл контрол параллельного кода на четность | |
EP0136735B1 (en) | Arrangement for checking the counting function of counters | |
SU1179409A1 (ru) | Устройство дл спорадической передачи телесигнализации | |
SU607349A1 (ru) | Устройство дл мажоритарного декодировани | |
SU898431A1 (ru) | Микропрограммное устройство управлени | |
SU1647653A1 (ru) | Устройство дл контрол цепей коррекции ошибок | |
SU1702433A1 (ru) | Магнитное запоминающее устройство | |
SU1182506A1 (ru) | Устройство дл ввода информации | |
RU1783529C (ru) | Устройство дл контрол программ | |
SU510736A1 (ru) | Устройство дл приема команд телеуправлени | |
SU758258A1 (ru) | Устройство для контроля реверсивных регистров сдвига с обратными связями 1 | |
SU864497A1 (ru) | Генератор пр моугольных импульсов | |
KR940008244Y1 (ko) | 비식스제트에스(b6zs) 코딩 에러 검출회로 | |
SU1173416A1 (ru) | Устройство дл обнаружени искажений в двоичных последовательност х | |
SU1436114A1 (ru) | Устройство дл распознавани отказов | |
SU813434A1 (ru) | Устройство дл контрол регистраСдВигА | |
SU687446A1 (ru) | Устройство дл сопр жени электронной вычислительной машины с каналами св зи | |
SU1594533A1 (ru) | Микропрограммное устройство управлени с контролем и восстановлением | |
SU1705876A1 (ru) | Устройство дл контрол блоков оперативной пам ти | |
RU1805466C (ru) | Устройство микропрограммного управлени с контролем | |
SU881749A1 (ru) | Микропрограммное устройство управлени | |
SU830359A1 (ru) | Распределитель | |
SU1169025A1 (ru) | Магнитное запоминающее устройство с самоконтролем |